JPH0824185B2 - 薄膜トランジスタ装置とその製造方法 - Google Patents
薄膜トランジスタ装置とその製造方法Info
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- JPH0824185B2 JPH0824185B2 JP60045865A JP4586585A JPH0824185B2 JP H0824185 B2 JPH0824185 B2 JP H0824185B2 JP 60045865 A JP60045865 A JP 60045865A JP 4586585 A JP4586585 A JP 4586585A JP H0824185 B2 JPH0824185 B2 JP H0824185B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、非晶質シリコン（ａ−si）や多結晶シリコ
ン（ｐ−si）等の半導体薄膜を用いた薄膜トランジスタ
（TFT）の特にソース及びドレイン電極の構造とその製
造方法に関する。
ン（ｐ−si）等の半導体薄膜を用いた薄膜トランジスタ
（TFT）の特にソース及びドレイン電極の構造とその製
造方法に関する。
絶縁基板上に形成された第１導電膜と低抵抗半導体薄
膜の多層膜から成るソース及びドレイン電極と、両電極
に接する半導体薄膜と、半導体薄膜上に設けられたゲー
ト絶縁膜とゲート電極とから成るTFTにおいて、前記多
層膜の少なく共側面を絶縁膜で被つてソース及びドレイ
ン電極と半導体薄膜の接触を低抵抗半導体薄膜のみを介
して行なうTFT構造を提供している。それにより、逆方
向リーク電流の少ない特性が得られ、かつ前記多層膜に
よる段差が緩和されるためゲート耐圧が向上する。製造
においては、前記多層膜またはその段差を利用して裏面
露光や全面エツチ等でセルフアライン的に前記絶縁膜を
選択的に除去し、多層膜の側面をカバーする前記絶縁膜
を残している。
膜の多層膜から成るソース及びドレイン電極と、両電極
に接する半導体薄膜と、半導体薄膜上に設けられたゲー
ト絶縁膜とゲート電極とから成るTFTにおいて、前記多
層膜の少なく共側面を絶縁膜で被つてソース及びドレイ
ン電極と半導体薄膜の接触を低抵抗半導体薄膜のみを介
して行なうTFT構造を提供している。それにより、逆方
向リーク電流の少ない特性が得られ、かつ前記多層膜に
よる段差が緩和されるためゲート耐圧が向上する。製造
においては、前記多層膜またはその段差を利用して裏面
露光や全面エツチ等でセルフアライン的に前記絶縁膜を
選択的に除去し、多層膜の側面をカバーする前記絶縁膜
を残している。
TFTは、現在液晶表示装置等に応用されており、その
用途はさらに拡大しつつある。ａ−siを用いたTFTにつ
いて主に述べれば、低温で堆積できる特徴をもつので多
くの構造が可能である。第２図にはその１断面例を示し
た。TFTは、絶縁基板１上のソース・ドレイン電極2,3
と、その上に設けられた半導体薄膜であるａ−si:H膜
４、ゲート絶縁膜５、ゲート電極６とから成る。ソース
・ドレイン電極2,3は通常第１導電膜12,13と低抵抗半導
体薄膜であるn+a−si:H膜22,23から成る多層膜で形成さ
れ、抵抗低減化と工程の簡単化を図つている。TFTを液
晶表示装置に適用する場合には、第１導電膜12,13にITO
等の透明導電膜を用いるこが多い。または、第２図の様
にソース・ドレイン配線32,33を設けることがあり、n+a
−si膜22,23を介したり、第１導電膜12,13と直接接触さ
せる。製造工程の簡単化の現め、第１導電膜12,13とn+a
−si膜22,23から成る多層膜は同一形状に選択エツチさ
れるため、ａ−si膜４はn+a−si膜22,23と接触すると共
に、多層膜の側面で第１導電膜12,13とも接触する。後
者の接触はゲート電圧を負にしたとき流れるソース・ド
レイン電極間電流にいわゆる逆方向リーク電流の増加の
原因になつていて、オフ特性上好ましくない。一方、前
記多層膜の選択エツチは、n+a−si膜22,23のエツチ後第
１導電膜12,13の選択エツチを行なうため、多層膜の側
面は急峻、もしくは逆テーパー状になりやすい。この様
な側面をもつソース・ドレイン電極2,3上にａ−si膜
４、ゲート絶縁膜５、ゲート電極６を形成すると、これ
らの膜の段差被覆性が充分でないため段差部でゲート電
極６とａ−si膜４の短絡、または耐圧不良を生じてしま
う。その結果、TFT装置の製造歩留りが向上しないとい
う問題点があつた。
用途はさらに拡大しつつある。ａ−siを用いたTFTにつ
いて主に述べれば、低温で堆積できる特徴をもつので多
くの構造が可能である。第２図にはその１断面例を示し
た。TFTは、絶縁基板１上のソース・ドレイン電極2,3
と、その上に設けられた半導体薄膜であるａ−si:H膜
４、ゲート絶縁膜５、ゲート電極６とから成る。ソース
・ドレイン電極2,3は通常第１導電膜12,13と低抵抗半導
体薄膜であるn+a−si:H膜22,23から成る多層膜で形成さ
れ、抵抗低減化と工程の簡単化を図つている。TFTを液
晶表示装置に適用する場合には、第１導電膜12,13にITO
等の透明導電膜を用いるこが多い。または、第２図の様
にソース・ドレイン配線32,33を設けることがあり、n+a
−si膜22,23を介したり、第１導電膜12,13と直接接触さ
せる。製造工程の簡単化の現め、第１導電膜12,13とn+a
−si膜22,23から成る多層膜は同一形状に選択エツチさ
れるため、ａ−si膜４はn+a−si膜22,23と接触すると共
に、多層膜の側面で第１導電膜12,13とも接触する。後
者の接触はゲート電圧を負にしたとき流れるソース・ド
レイン電極間電流にいわゆる逆方向リーク電流の増加の
原因になつていて、オフ特性上好ましくない。一方、前
記多層膜の選択エツチは、n+a−si膜22,23のエツチ後第
１導電膜12,13の選択エツチを行なうため、多層膜の側
面は急峻、もしくは逆テーパー状になりやすい。この様
な側面をもつソース・ドレイン電極2,3上にａ−si膜
４、ゲート絶縁膜５、ゲート電極６を形成すると、これ
らの膜の段差被覆性が充分でないため段差部でゲート電
極６とａ−si膜４の短絡、または耐圧不良を生じてしま
う。その結果、TFT装置の製造歩留りが向上しないとい
う問題点があつた。
本発明は叙上の問題点に鑑みてなされ、第１の目的は
逆方向リーク電流の少ないTFTを提供することである。
第２の目的はゲート耐圧を改善すること。第３の目的は
前記目的のための容易な製造方法を提供するものであ
る。
逆方向リーク電流の少ないTFTを提供することである。
第２の目的はゲート耐圧を改善すること。第３の目的は
前記目的のための容易な製造方法を提供するものであ
る。
本発明によるTFTは、絶縁基板上に設けられた第１導
電膜及び低抵抗半導体薄膜から成る多層膜で形成された
ソース・ドレイン電極を有し、この多層膜の側面とその
間の基板表面を絶縁膜で被覆した構造を有している。そ
の上に半導体薄膜、ゲート絶縁膜、ゲート電極が設けら
れるので、半導体薄膜は多層膜のうち低抵抗半導体薄膜
とのみ接する。
電膜及び低抵抗半導体薄膜から成る多層膜で形成された
ソース・ドレイン電極を有し、この多層膜の側面とその
間の基板表面を絶縁膜で被覆した構造を有している。そ
の上に半導体薄膜、ゲート絶縁膜、ゲート電極が設けら
れるので、半導体薄膜は多層膜のうち低抵抗半導体薄膜
とのみ接する。
上記の構造のため、低抵抗半導体薄膜（例えばn+a−s
i膜）が例えば正孔阻止機能を有するため逆方向リーク
電流が少なくできる。また、絶縁膜の存在がソース・ド
レイン電極である多層膜の段差を緩和するので、上に堆
積する膜のステツプカバー性を改善できる。
i膜）が例えば正孔阻止機能を有するため逆方向リーク
電流が少なくできる。また、絶縁膜の存在がソース・ド
レイン電極である多層膜の段差を緩和するので、上に堆
積する膜のステツプカバー性を改善できる。
（ａ） 実施例１ TFT断面（第１図） 本発明によるTFT構造断面例を第１図に示した。TFT
は、絶縁基板１上の第１導電膜12,13とn+a−si膜22,23
とから成る多層膜であるソース電極２とドレイン電極３
と、多層膜の側面端部とソース・ドレイン電極2,3間の
基板１の表面とを被う絶縁膜７と、n+a−si膜22,23に両
端を接するａ−si膜４と、ａ−si膜４上のゲート絶縁膜
５及びゲート電極６とから成つている。必要に応じ設け
られるソース・ドレイン配線32,33は、この例ではそれ
ぞれの電極2,3の第１導電膜12,13に接している。絶縁基
板１としては、ガラス，石英，セラミツクス等の絶縁材
料の他にsiや金属等に絶縁物コートしたものが用いられ
る。第１導電膜12,13には、Cr,W,Mo,Ti等の金属、特に
高融点金属やその硅素化物が用いられる他、ITO等の透
明導電膜も用いられるし、これらの多層膜でもよい。絶
縁膜７は、SiOx,SiNx等の他にポリイミド等の有機絶縁
膜も用いられる。n+a−si膜22,23やａ−si膜４は、ａ−
si:H合金、ａ−si:F合金等が用いられるが、ｐ−siやビ
ームアニールされたsi薄膜も適用できる。n+a−si膜22,
23は、p+a−si膜に置きかえることも可能である。
は、絶縁基板１上の第１導電膜12,13とn+a−si膜22,23
とから成る多層膜であるソース電極２とドレイン電極３
と、多層膜の側面端部とソース・ドレイン電極2,3間の
基板１の表面とを被う絶縁膜７と、n+a−si膜22,23に両
端を接するａ−si膜４と、ａ−si膜４上のゲート絶縁膜
５及びゲート電極６とから成つている。必要に応じ設け
られるソース・ドレイン配線32,33は、この例ではそれ
ぞれの電極2,3の第１導電膜12,13に接している。絶縁基
板１としては、ガラス，石英，セラミツクス等の絶縁材
料の他にsiや金属等に絶縁物コートしたものが用いられ
る。第１導電膜12,13には、Cr,W,Mo,Ti等の金属、特に
高融点金属やその硅素化物が用いられる他、ITO等の透
明導電膜も用いられるし、これらの多層膜でもよい。絶
縁膜７は、SiOx,SiNx等の他にポリイミド等の有機絶縁
膜も用いられる。n+a−si膜22,23やａ−si膜４は、ａ−
si:H合金、ａ−si:F合金等が用いられるが、ｐ−siやビ
ームアニールされたsi薄膜も適用できる。n+a−si膜22,
23は、p+a−si膜に置きかえることも可能である。
以下に本発明を液晶表示装置用TFT基板に適用した場
合の製造方法を説明しつつ、本発明をさらに明らかにし
たい。
合の製造方法を説明しつつ、本発明をさらに明らかにし
たい。
（ｂ） 実施例２ 単位画素断面（第３図） 第３図（ａ）は、ガラス・石英等の透明絶縁基板１上
に第１導電膜12,13である透明導電膜（例えばITO 0.1
μ）102,103と不透明導電膜（例えば金属膜0.1μ）112,
113の２層膜と、n+a−si膜22,23（例えば500Å）とを堆
積した後これらの多層膜をソース電極２、ドレイン電極
３の形状に選択的に残した断面である。第３図（ｂ）
は、絶縁膜７を全面堆積後、ネガレジスト８をコートし
裏面から光露光し、現像した状態を示す。絶縁膜７はSi
Ox,やSiNx等のCVD膜が用いられるが表面平坦化の上では
塗布絶縁物（例えばスピンオングラスやポリイミド系樹
脂）をソース・ドレイン電極の段差以上の厚みに形成す
ることが望ましい。基板１の裏面からの光源光光により
金属膜112,113がマスクとなり、セルフアライン的にレ
ジスト８を残せる。各電極2,3の多層膜側面を絶縁膜７
で充分カバーするには、裏面光露光をオーバーにする
か、レジスト８が変形する温度でベークするかして、n+
a−si膜22,23の表面までレジスト８を拡げることが望ま
しい。第３図（ｃ）は、レジスト８をマスクにして絶縁
膜７を選択エツチした状態を示す。絶縁膜７の端部17
は、なだらかに加工することが有効で、スパツター、イ
オンエツチ等が有効である。第３図（ｄ）は、ａ−si膜
４、ゲート絶縁膜５、ゲート電極用金属膜（例えばAl）
16を順次堆積した状態を示す。ａ−si膜（例えば500
Å）４、ゲート絶縁膜（例えばSiNx膜0.2μ）５はプラ
ズマCVD等で堆積できるが、ａ−si膜４堆積前にn+a−si
膜22,23表面をH2やAr等で清浄化することが望ましい。
第３図（ｅ）は完成したTFT構造の１例であるが、ゲー
ト電極６を選択エツチで形成後、次のマスク工程によつ
てゲート絶縁膜５、ａ−si膜４を選択エツチし、さらに
露出したn+a−si膜23、金属膜113を除去したものであ
る。この最終工程により、ドレイン電極３の一部である
ITO膜103が透明画素となる。金属膜112,113はn+a−si膜
22,23が充分厚ければ必ずしも必要ないが、第３図
（ｆ）における裏面露光のマスク効果の向上や、配線抵
抗の減少に有効である。
に第１導電膜12,13である透明導電膜（例えばITO 0.1
μ）102,103と不透明導電膜（例えば金属膜0.1μ）112,
113の２層膜と、n+a−si膜22,23（例えば500Å）とを堆
積した後これらの多層膜をソース電極２、ドレイン電極
３の形状に選択的に残した断面である。第３図（ｂ）
は、絶縁膜７を全面堆積後、ネガレジスト８をコートし
裏面から光露光し、現像した状態を示す。絶縁膜７はSi
Ox,やSiNx等のCVD膜が用いられるが表面平坦化の上では
塗布絶縁物（例えばスピンオングラスやポリイミド系樹
脂）をソース・ドレイン電極の段差以上の厚みに形成す
ることが望ましい。基板１の裏面からの光源光光により
金属膜112,113がマスクとなり、セルフアライン的にレ
ジスト８を残せる。各電極2,3の多層膜側面を絶縁膜７
で充分カバーするには、裏面光露光をオーバーにする
か、レジスト８が変形する温度でベークするかして、n+
a−si膜22,23の表面までレジスト８を拡げることが望ま
しい。第３図（ｃ）は、レジスト８をマスクにして絶縁
膜７を選択エツチした状態を示す。絶縁膜７の端部17
は、なだらかに加工することが有効で、スパツター、イ
オンエツチ等が有効である。第３図（ｄ）は、ａ−si膜
４、ゲート絶縁膜５、ゲート電極用金属膜（例えばAl）
16を順次堆積した状態を示す。ａ−si膜（例えば500
Å）４、ゲート絶縁膜（例えばSiNx膜0.2μ）５はプラ
ズマCVD等で堆積できるが、ａ−si膜４堆積前にn+a−si
膜22,23表面をH2やAr等で清浄化することが望ましい。
第３図（ｅ）は完成したTFT構造の１例であるが、ゲー
ト電極６を選択エツチで形成後、次のマスク工程によつ
てゲート絶縁膜５、ａ−si膜４を選択エツチし、さらに
露出したn+a−si膜23、金属膜113を除去したものであ
る。この最終工程により、ドレイン電極３の一部である
ITO膜103が透明画素となる。金属膜112,113はn+a−si膜
22,23が充分厚ければ必ずしも必要ないが、第３図
（ｆ）における裏面露光のマスク効果の向上や、配線抵
抗の減少に有効である。
（ｃ） 実施例３ ソース・ドレイン電極の形成（第４
図） 第４図には本発明によるソース・ドレイン電極の他の
形成方法を示した。第４図（ａ）は、絶縁基板１（透明
である必要はない）上に、第１導電膜12,13とn+a−si膜
22,23の多層膜から成るソース・ドレイン電極2,3を形成
した状態を示す。第４図（ｆ）は、凹部により厚く堆積
できる絶縁膜７をつけた状態である。この場合、前述の
塗布絶縁膜の他にRFバイアススパツター法による絶縁膜
も有効である。次に、全面についた絶縁膜７の除去の途
中でエツチを止めることにより、第４図（ｃ）の様に絶
縁膜７をソース・ドレイン電極2,3の間に埋めた形状に
残すことができる。この後、ａ−si膜４形成、ゲート絶
縁膜５形成、ゲート電極６形成を行なえばTFTは完成す
る。
図） 第４図には本発明によるソース・ドレイン電極の他の
形成方法を示した。第４図（ａ）は、絶縁基板１（透明
である必要はない）上に、第１導電膜12,13とn+a−si膜
22,23の多層膜から成るソース・ドレイン電極2,3を形成
した状態を示す。第４図（ｆ）は、凹部により厚く堆積
できる絶縁膜７をつけた状態である。この場合、前述の
塗布絶縁膜の他にRFバイアススパツター法による絶縁膜
も有効である。次に、全面についた絶縁膜７の除去の途
中でエツチを止めることにより、第４図（ｃ）の様に絶
縁膜７をソース・ドレイン電極2,3の間に埋めた形状に
残すことができる。この後、ａ−si膜４形成、ゲート絶
縁膜５形成、ゲート電極６形成を行なえばTFTは完成す
る。
この例の応用としては、第４図（ｆ）の状態にさらに
レジスト等をコートして表面を平坦化して、レジスト及
び絶縁膜７に対しほぼ同じエツチ速度でトライエツチ等
で全面エツチすることも行なえる。
レジスト等をコートして表面を平坦化して、レジスト及
び絶縁膜７に対しほぼ同じエツチ速度でトライエツチ等
で全面エツチすることも行なえる。
（ｄ） 実施例４ ソース・ドレイン電極の形成（第５
図） 第５図には、絶縁膜７に感光性絶縁膜を用いた例を示
した。第５図（ａ）には、透明絶縁基板１に、ITO102,1
03、金属膜112,113、n+a−si膜22,23から成るソース・
ドレイン電極2,3を形成後、感光性絶縁膜（例えばネガ
型ポリイミド系樹脂）７を全面コートした状態を示す。
この状態で基板裏面から光露光し、現像することによつ
て第５図（ｆ）の様にソース・ドレイン電極2,3の側面
を被つた絶縁膜７を形成することができる。この場合
も、オーバー露光が望ましい。また、絶縁膜７の端部17
をさらになだらかにするため、酸素プラズマ等によるエ
ツチ，イオンエツチ，スパツタエツチ等が有効である。
図） 第５図には、絶縁膜７に感光性絶縁膜を用いた例を示
した。第５図（ａ）には、透明絶縁基板１に、ITO102,1
03、金属膜112,113、n+a−si膜22,23から成るソース・
ドレイン電極2,3を形成後、感光性絶縁膜（例えばネガ
型ポリイミド系樹脂）７を全面コートした状態を示す。
この状態で基板裏面から光露光し、現像することによつ
て第５図（ｆ）の様にソース・ドレイン電極2,3の側面
を被つた絶縁膜７を形成することができる。この場合
も、オーバー露光が望ましい。また、絶縁膜７の端部17
をさらになだらかにするため、酸素プラズマ等によるエ
ツチ，イオンエツチ，スパツタエツチ等が有効である。
以上の如く、本発明は簡単な工程で逆方向リーク電流
の減少、平坦化によるゲート耐圧向上が図れる。本発明
は主にソース・ドレイン電極構造とその製法にあるの
で、ソース・ドレイン電極形成後ａ−si、ゲート絶縁
膜、ゲート電極を形成する構造・製法のTFTにすべて適
用できる。本発明においては、絶縁膜７の選択形成がセ
ルフアライン的にできるので、大面積TFT装置、微細TFT
装置等に適用でき、特性向上と歩留り向上が行なえる。
の減少、平坦化によるゲート耐圧向上が図れる。本発明
は主にソース・ドレイン電極構造とその製法にあるの
で、ソース・ドレイン電極形成後ａ−si、ゲート絶縁
膜、ゲート電極を形成する構造・製法のTFTにすべて適
用できる。本発明においては、絶縁膜７の選択形成がセ
ルフアライン的にできるので、大面積TFT装置、微細TFT
装置等に適用でき、特性向上と歩留り向上が行なえる。
主にａ−siを半導体薄膜に用いる例を述べてきたが、
ｐ−si、ビームアニールされた半導体薄膜、さらにsiに
限らず他の半導体薄膜に適用できる。
ｐ−si、ビームアニールされた半導体薄膜、さらにsiに
限らず他の半導体薄膜に適用できる。
本発明によるTFTはさらに、ソース・ドレイン電極が
平坦化しやすいので、半導体薄膜が数10Å〜数100Åと
極めて薄い場合に有効で、工程の簡単化と共に高い製造
歩留りを得ることができる。
平坦化しやすいので、半導体薄膜が数10Å〜数100Åと
極めて薄い場合に有効で、工程の簡単化と共に高い製造
歩留りを得ることができる。
第１図は本発明によるTFTの断面図、第２図は従来のTFT
の断面図、第３図（ａ）〜（ｅ）は本発明の実施例を単
位画素形成について説明するための工程順断面図、第４
図（ａ）〜（ｃ）及び第５図（ａ）及び（ｂ）はそれぞ
れソース・ドレイン電極の形成方法の実施例の工程順の
断面図である。 １……基板、２……ソース電極、３……ドレイン電極、
４……ａ−si膜、５……ゲート絶縁膜、６……ゲート電
極、７……絶縁膜、12,13……第１導電膜、22,23……n+
a−si膜、102,103……ITO、112,113……金属膜
の断面図、第３図（ａ）〜（ｅ）は本発明の実施例を単
位画素形成について説明するための工程順断面図、第４
図（ａ）〜（ｃ）及び第５図（ａ）及び（ｂ）はそれぞ
れソース・ドレイン電極の形成方法の実施例の工程順の
断面図である。 １……基板、２……ソース電極、３……ドレイン電極、
４……ａ−si膜、５……ゲート絶縁膜、６……ゲート電
極、７……絶縁膜、12,13……第１導電膜、22,23……n+
a−si膜、102,103……ITO、112,113……金属膜
Claims (6)
- 【請求項１】絶縁基板と、該基板上で互いに離間して形
成されたソース電極及びドレイン電極と、前記ソース及
びドレイン電極に両端を接する半導体薄膜と、該薄膜上
に設けられたゲート絶縁膜と、該絶縁膜上に設けられた
ゲート電極とから少なくとも成る薄膜トランジスタにお
いて 前記ソース及びドレイン電極が前記基板側から第１導電
膜、低抵抗半導体薄膜からなる多層膜であり、 前記ソース及びドレイン電極の間の前記基板表面と前記
ソース及びドレイン電極である多層膜の少なくとも両側
面と前記低抵抗半導体薄膜の上側１部を被覆する絶縁膜
を設け、 前記半導体薄膜と前記ソース及びドレイン電極とは直接
接触しておらず、全て前記低抵抗半導体薄膜を介してな
されることを特徴とする薄膜トランジスタ装置。 - 【請求項２】前記第１導電膜が、２層からなり、前記基
板表面から第１層目が、透明導電膜であることを特徴と
する特許請求の範囲第１項記載の薄膜トランジスタ装
置。 - 【請求項３】 絶縁基板上に第１導電膜、低抵抗半導
体薄膜を順次堆積し、多層膜とする第１工程と、 前記多層膜をソース及びドレイン電極形状に島状領
域に選択形成する第２工程と、 全面に絶縁膜を堆積する第３工程と、 前記多層膜または多層膜の段差を利用して、前記多
層膜上の前記絶縁膜の１部を残して除去し、前記基板上
及び前記多層膜の側面及び前記低抵抗半導体薄膜の上側
の１部を被う如く前記絶縁膜を残す第４工程と、 半導体薄膜、ゲート絶縁膜、ゲート電極を順次形成
する第５工程 より少なくとも成る薄膜トランジスタ装置の製造方法。 - 【請求項４】前記基板が透明であり、前記第４工程が前
記多層膜をマスクとして用いた基板裏面よりの光露光を
利用することを特徴とする特許請求の範囲第３項記載の
薄膜トランジスタ装置の製造方法。 - 【請求項５】前記第３工程において、前記絶縁膜が塗布
により堆積されることを特徴とする特許請求の範囲第３
項または第５項記載の薄膜トランジスタ装置の製造方
法。 - 【請求項６】前記第４工程が、前記多層膜の段差によっ
て生じる前記基板上と前記多層膜上の前記絶縁膜の厚さ
の差を利用し、前記絶縁膜の全面にエッチによることを
特徴とする特許請求の範囲第５項記載の薄膜トランジス
タ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045865A JPH0824185B2 (ja) | 1985-03-08 | 1985-03-08 | 薄膜トランジスタ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60045865A JPH0824185B2 (ja) | 1985-03-08 | 1985-03-08 | 薄膜トランジスタ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61204976A JPS61204976A (ja) | 1986-09-11 |
| JPH0824185B2 true JPH0824185B2 (ja) | 1996-03-06 |
Family
ID=12731103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60045865A Expired - Lifetime JPH0824185B2 (ja) | 1985-03-08 | 1985-03-08 | 薄膜トランジスタ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824185B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62216372A (ja) * | 1986-03-18 | 1987-09-22 | Fujitsu Ltd | ａ−Ｓｉ薄膜トランジスタ |
| US4965646A (en) * | 1988-10-21 | 1990-10-23 | General Electric Company | Thin film transistor and crossover structure for liquid crystal displays |
| EP0473988A1 (en) * | 1990-08-29 | 1992-03-11 | International Business Machines Corporation | Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region |
| JP2722890B2 (ja) * | 1991-10-01 | 1998-03-09 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| US5614731A (en) * | 1993-03-15 | 1997-03-25 | Kabushiki Kaisha Toshiba | Thin-film transistor element having a structure promoting reduction of light-induced leakage current |
| KR102220018B1 (ko) | 2010-03-08 | 2021-02-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치를 제작하는 방법 |
| DE112011100841B4 (de) * | 2010-03-08 | 2021-11-25 | Semiconductor Energy Laboratory Co., Ltd. | Halbleitervorrichtung und verfahren zur herstellung der halbleitervorrichtung |
| WO2011111507A1 (en) | 2010-03-12 | 2011-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US8207025B2 (en) | 2010-04-09 | 2012-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| JP5739257B2 (ja) * | 2010-08-05 | 2015-06-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR101963226B1 (ko) * | 2012-02-29 | 2019-04-01 | 삼성전자주식회사 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| JP6798173B2 (ja) * | 2016-07-19 | 2020-12-09 | 株式会社リコー | 電界効果型トランジスタ及びその製造方法、表示素子、表示装置、システム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54141581A (en) * | 1978-04-26 | 1979-11-02 | Matsushita Electric Ind Co Ltd | Thin film transistor |
| JPS5936944A (ja) * | 1982-08-25 | 1984-02-29 | Fujitsu Ltd | 多層配線形成方法 |
| JPS59225569A (ja) * | 1983-06-06 | 1984-12-18 | Fujitsu Ltd | 自己整合形薄膜トランジスタの製造方法 |
-
1985
- 1985-03-08 JP JP60045865A patent/JPH0824185B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61204976A (ja) | 1986-09-11 |
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