JPS62150844A - 論理集積回路装置 - Google Patents
論理集積回路装置Info
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- JPS62150844A JPS62150844A JP60290534A JP29053485A JPS62150844A JP S62150844 A JPS62150844 A JP S62150844A JP 60290534 A JP60290534 A JP 60290534A JP 29053485 A JP29053485 A JP 29053485A JP S62150844 A JPS62150844 A JP S62150844A
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- 238000000034 method Methods 0.000 claims description 12
- 239000000872 buffer Substances 0.000 abstract description 12
- 238000009792 diffusion process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 1
- 241000282821 Hippopotamus Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術さらにはマスタスライ
ス方式の論理集積回路における回路のレイアウト方式に
適用して特に有効な技術に関し、例えばゲートアレイに
おける基本セルのレイアウト方式に利用して有効な技術
に関する。
ス方式の論理集積回路における回路のレイアウト方式に
適用して特に有効な技術に関し、例えばゲートアレイに
おける基本セルのレイアウト方式に利用して有効な技術
に関する。
［背景技術］
第１図に、ゲートアレイのようなマスタスライス方式の
論理ＬＳＩのチップ全体のレイアウト構成例を示す。す
なわち、半導体チップ１の周縁にはポンディングパッド
２，２．・・・・が配設され、その内側には人出力バッ
ファ用の基本セル３，３゜・・・・が配設されている。
論理ＬＳＩのチップ全体のレイアウト構成例を示す。す
なわち、半導体チップ１の周縁にはポンディングパッド
２，２．・・・・が配設され、その内側には人出力バッ
ファ用の基本セル３，３゜・・・・が配設されている。
そして、この人出力バッファ用基本セル３，３．・・・
・によって囲まれたチップ中央の矩形領域に、ロジック
を構成する基本セル列４，４．・・・・が規則的に配列
されている。
・によって囲まれたチップ中央の矩形領域に、ロジック
を構成する基本セル列４，４．・・・・が規則的に配列
されている。
これらの基本セル列４，４．・・・・の間の空白領域は
、マスクスライス法によるセル間の信号線の形成に使用
される。
、マスクスライス法によるセル間の信号線の形成に使用
される。
各基本セル列４は、第２図に拡大して示すように、３個
のＭＯＳトランジスタを横方向に沿って形成可能な大き
さの拡散層５，６とＰウェル領域７が形成され、その上
にゲート電極となるポリシリコン層８ａ、８ｂ、８ｃが
形成されてなる基本セル９が、横方向に一列に配設され
てなる。また、上記拡散層５，６およびポリシリコン層
８８〜８Ｃの上方には、絶縁膜（図示省略）を介して電
源線となる配線パターン１０ａ、 １ｏｂが列方向に沿
って形成されている。
のＭＯＳトランジスタを横方向に沿って形成可能な大き
さの拡散層５，６とＰウェル領域７が形成され、その上
にゲート電極となるポリシリコン層８ａ、８ｂ、８ｃが
形成されてなる基本セル９が、横方向に一列に配設され
てなる。また、上記拡散層５，６およびポリシリコン層
８８〜８Ｃの上方には、絶縁膜（図示省略）を介して電
源線となる配線パターン１０ａ、 １ｏｂが列方向に沿
って形成されている。
上記各基本セル内のトランジスタおよびセル間を、マス
クスライス法により形成される信号線によって接続して
やることにより、所望の論理機能が実現される。その場
合、ロジックを構成する素子の中には、ブロック間バッ
ファと呼ばれるゲート回路やクロックトライバと呼ばれ
る回路のように、他の一般的な論理ゲート回路を構成す
る素子に比べて大きな駆動力を有することが要求される
ものがある。このような駆動力の大きな回路には大きな
電流が流れることになるので、回路を構成する素子のサ
イズ（ゲート幅）を大きくしてやらなければならない。
クスライス法により形成される信号線によって接続して
やることにより、所望の論理機能が実現される。その場
合、ロジックを構成する素子の中には、ブロック間バッ
ファと呼ばれるゲート回路やクロックトライバと呼ばれ
る回路のように、他の一般的な論理ゲート回路を構成す
る素子に比べて大きな駆動力を有することが要求される
ものがある。このような駆動力の大きな回路には大きな
電流が流れることになるので、回路を構成する素子のサ
イズ（ゲート幅）を大きくしてやらなければならない。
また、この素子に接続される電源ラインは、大電流によ
るエレクトロマイグレーションや電圧降下を防ぐために
、電源配線パターンを太くする必要がある。
るエレクトロマイグレーションや電圧降下を防ぐために
、電源配線パターンを太くする必要がある。
しかしながら、上記のような従来のレイアウト方式では
全部の基本セル列が同一の基本セルからなる。そのため
、基本セル内のＭＯＳトランジスタを複数個並列に使う
ことによって実効的にゲート幅を広くして、駆動力の大
きなゲート回路を構成している。
全部の基本セル列が同一の基本セルからなる。そのため
、基本セル内のＭＯＳトランジスタを複数個並列に使う
ことによって実効的にゲート幅を広くして、駆動力の大
きなゲート回路を構成している。
また、電源配線パターン幅については、これら特殊なセ
ルに合せて太く設計するか、または通常のセルに合せて
設計して、セルの動作に制限を加えるかする必要がある
。そのため、チップサイズが必要以上に大きくなったり
、所望の動作速度が得られなくなるという不都合がある
。また、従来方式のマスタスライス’ＬＳＩで自動配置
配線を行った場合には、クロックトライバがチップの隅
に配置される可能性がある。そのような場合、タロツク
ドライバに接続される各フリップフロップまでの距離に
大きな差が生じ、クロックのスキューが発生し、回路が
誤動作するおそれが生じるという問題もあった。
ルに合せて太く設計するか、または通常のセルに合せて
設計して、セルの動作に制限を加えるかする必要がある
。そのため、チップサイズが必要以上に大きくなったり
、所望の動作速度が得られなくなるという不都合がある
。また、従来方式のマスタスライス’ＬＳＩで自動配置
配線を行った場合には、クロックトライバがチップの隅
に配置される可能性がある。そのような場合、タロツク
ドライバに接続される各フリップフロップまでの距離に
大きな差が生じ、クロックのスキューが発生し、回路が
誤動作するおそれが生じるという問題もあった。
［発明の目的コ
この発明の目的は、チップサイズを増大させたり回路の
動作に制限を加えることなく、通常の回路よりも駆動力
のある大きな回路を構成できるような論理ＬＳＩのレイ
アウト方式を提供することにある。
動作に制限を加えることなく、通常の回路よりも駆動力
のある大きな回路を構成できるような論理ＬＳＩのレイ
アウト方式を提供することにある。
この発明の他の目的は、マスタスライスＬＳＩの動作の
信頼性を向上させ得るようなレイアウト方式を提供する
ことにある。
信頼性を向上させ得るようなレイアウト方式を提供する
ことにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、通常の論理ゲート回路を構成するための基本
セルが配列されてなる基本セル列の他に、ブロック間バ
ッファやクロックトライバのような駆動力の大きな回路
を構成するための特殊基本セルが配列されてなる特殊基
本セル列を設けるとともに、この特殊基本セル列を、Ｌ
ＳＩチップのほぼ中央に配設してやるこれによって、チ
ップサイズを増大させたり回路の動作に制限を加えるこ
となく１通常の回路よりも駆動力のある大きな回路を構
成できるようにするとともに、マスクスライスＬＳＩの
動作の信頼性を向上させるという上記目的を達成するも
のである。
セルが配列されてなる基本セル列の他に、ブロック間バ
ッファやクロックトライバのような駆動力の大きな回路
を構成するための特殊基本セルが配列されてなる特殊基
本セル列を設けるとともに、この特殊基本セル列を、Ｌ
ＳＩチップのほぼ中央に配設してやるこれによって、チ
ップサイズを増大させたり回路の動作に制限を加えるこ
となく１通常の回路よりも駆動力のある大きな回路を構
成できるようにするとともに、マスクスライスＬＳＩの
動作の信頼性を向上させるという上記目的を達成するも
のである。
［実施例コー
第３図には、本発明をＣＭＯＳゲートアレイに適用した
場合のレイアウト構成の一実施例が示されている。
場合のレイアウト構成の一実施例が示されている。
この実施例のゲートアレイのレイアウトは、第１図に示
す従来のゲートアレイにおけるレイアウトと略同じであ
る。すなわち、半導体チップ１の周縁にはポンディング
パッド２，２．・・・・が配設され、その内側には人出
力バッファ用の基本セル３．３．・・・・が配設されて
いる。そして、この人出カバソファ用基本セル３，３．
・・・・によって囲まれたチップ中央の矩形領域に、ロ
ジックを構成する基本セル列４，４．・・・・が規則的
に配列されている。これらの基本セル列４，４．・・・
・の間の空白領域は、マスクスライス法によるセル間の
信号線の形成に使用される。
す従来のゲートアレイにおけるレイアウトと略同じであ
る。すなわち、半導体チップ１の周縁にはポンディング
パッド２，２．・・・・が配設され、その内側には人出
力バッファ用の基本セル３．３．・・・・が配設されて
いる。そして、この人出カバソファ用基本セル３，３．
・・・・によって囲まれたチップ中央の矩形領域に、ロ
ジックを構成する基本セル列４，４．・・・・が規則的
に配列されている。これらの基本セル列４，４．・・・
・の間の空白領域は、マスクスライス法によるセル間の
信号線の形成に使用される。
各基本セル列４は、第２図に拡大して示すように、３個
のＭＯＳトランジスタを横方向に沿って形成可能な大き
さの拡散層５，６とＰウェル領域７が形成され、その上
にゲート電極となるポリシリコン層８ａ、８ｂ、８ｃが
形成されそなる基本セル９が、横方向に一列に配設され
てなる。また、上記拡散層５，６およびポリシリコン層
８ａ〜８Ｃの上方には、絶縁膜（図示省略）を介して電
源線となる配線パターンＬＯａ、１０ｂが列方向に沿っ
て形成されている。
のＭＯＳトランジスタを横方向に沿って形成可能な大き
さの拡散層５，６とＰウェル領域７が形成され、その上
にゲート電極となるポリシリコン層８ａ、８ｂ、８ｃが
形成されそなる基本セル９が、横方向に一列に配設され
てなる。また、上記拡散層５，６およびポリシリコン層
８ａ〜８Ｃの上方には、絶縁膜（図示省略）を介して電
源線となる配線パターンＬＯａ、１０ｂが列方向に沿っ
て形成されている。
しかして、この実施例では、矩形状のロジック形成部に
配設された基本セル列４，４．・・・・のうち、中央の
一列（図中斜線で示す列）４ａは他の基本セル列を構成
する素子（ＭＯＳトランジスタ）よりもサイズ（ゲート
幅）の大きな素子からなる特殊基本セルによって構成さ
れている。しかも、この特殊基本セル列４ａに沿って配
設される電源配線パターンは、他の一般の基本セル列４
の電源配線パターンよりも幅を太くしである。
配設された基本セル列４，４．・・・・のうち、中央の
一列（図中斜線で示す列）４ａは他の基本セル列を構成
する素子（ＭＯＳトランジスタ）よりもサイズ（ゲート
幅）の大きな素子からなる特殊基本セルによって構成さ
れている。しかも、この特殊基本セル列４ａに沿って配
設される電源配線パターンは、他の一般の基本セル列４
の電源配線パターンよりも幅を太くしである。
各特殊基本セル４ａを構成するＣ Ｍ ＯＳ トランジ
スタの数は、一般の基本セル９（第２図参照）と同じく
３個でもよいし、２個あるいは４個以上としてもよい。
スタの数は、一般の基本セル９（第２図参照）と同じく
３個でもよいし、２個あるいは４個以上としてもよい。
この実施例のゲートアレイでは、中央部に配設された上
記特殊基本セルを使って、ブロン、り間バッファやクロ
ックドライ・バを構成することができる。その場合、一
般に一つのゲートアレイで使用されるブロック間バッフ
ァやクロックトライバのような駆動の大きな回路の数は
それほど多くない。
記特殊基本セルを使って、ブロン、り間バッファやクロ
ックドライ・バを構成することができる。その場合、一
般に一つのゲートアレイで使用されるブロック間バッフ
ァやクロックトライバのような駆動の大きな回路の数は
それほど多くない。
従って上記実施例のように特殊基本セル列４ａは一列あ
れば十分である。しかも全基本セル列４に、このような
ｙｊＡ′ｉＡ力の大きな特殊セルを置く方式に比べて特
殊セルの使用効率が良く、チップ面積の無駄が少なくな
る。
れば十分である。しかも全基本セル列４に、このような
ｙｊＡ′ｉＡ力の大きな特殊セルを置く方式に比べて特
殊セルの使用効率が良く、チップ面積の無駄が少なくな
る。
また、上記実施例では、特殊基本セル列４ａがチップの
略中夫にある。従って、この特殊基本セル４ａを使って
クロックトライバを構成すれば、クロックを供給すべき
フリップフロップのような回路が複数個ある場合に、そ
れらの回路がチップ上にばらばらに位置していても、ク
ロックトライバから各フリップフロップ回路までの距離
のばらつきが小さい６その結果、クロックのスキューが
小さくなって１回路の誤動作が生じにくくなるという利
点がある。
略中夫にある。従って、この特殊基本セル４ａを使って
クロックトライバを構成すれば、クロックを供給すべき
フリップフロップのような回路が複数個ある場合に、そ
れらの回路がチップ上にばらばらに位置していても、ク
ロックトライバから各フリップフロップ回路までの距離
のばらつきが小さい６その結果、クロックのスキューが
小さくなって１回路の誤動作が生じにくくなるという利
点がある。
なお、上記実施例では、各基本セル列４ａがそれぞれ左
右２つに分割されているが、そのような構成に限定され
ず、各セル列が左右連続した構成であってもよい。また
、実施例では駆動力の大きな回路を構成するための特殊
基本セル４ａが一列だけ設けられているが、−列の半分
または二列以上設けることも可能である。
右２つに分割されているが、そのような構成に限定され
ず、各セル列が左右連続した構成であってもよい。また
、実施例では駆動力の大きな回路を構成するための特殊
基本セル４ａが一列だけ設けられているが、−列の半分
または二列以上設けることも可能である。
［効果］
（１）通常の論理ゲートを構成するための基本セルから
なる基本セル列の他に、ブロック間バッファやクロック
トライバのような駆動力の大きな回路を構成するための
特殊基本セルからなる特殊基本セル列を設けてなるので
、通常の基本セル内の素子を並べて使用して駆動力を大
きくしたり、また予めすべての電源配線パターンを駆動
力の大きな回路にあわせて太くしておく必要がないとい
う作用により、チップサイズを増大させたり回路の動作
に制限を加えることなく、通常の回路よりも駆動力のあ
る大きな回路を容易に構成することができるという効果
がある。
なる基本セル列の他に、ブロック間バッファやクロック
トライバのような駆動力の大きな回路を構成するための
特殊基本セルからなる特殊基本セル列を設けてなるので
、通常の基本セル内の素子を並べて使用して駆動力を大
きくしたり、また予めすべての電源配線パターンを駆動
力の大きな回路にあわせて太くしておく必要がないとい
う作用により、チップサイズを増大させたり回路の動作
に制限を加えることなく、通常の回路よりも駆動力のあ
る大きな回路を容易に構成することができるという効果
がある。
（２）通常の論理ゲートを構成するための基本セルから
なる基本セル列の他に、ブロック間バッファやクロック
トライバのような！Ｗ ＷＩＪ力の大きな回路を構成す
るための特殊基本セルからなる特殊基本セル列を設ける
とともに、この特殊基本セル列を、チップのほぼ中央に
配設してなるので、特殊基本セルを使って構成したクロ
ックトライバからクロック供給先の回路までの距離が平
均化されるという作用により、クロックスキューが減少
され。
なる基本セル列の他に、ブロック間バッファやクロック
トライバのような！Ｗ ＷＩＪ力の大きな回路を構成す
るための特殊基本セルからなる特殊基本セル列を設ける
とともに、この特殊基本セル列を、チップのほぼ中央に
配設してなるので、特殊基本セルを使って構成したクロ
ックトライバからクロック供給先の回路までの距離が平
均化されるという作用により、クロックスキューが減少
され。
マスクスライスＬＳＩのＭｕＪ作の信頼性が向上される
という効果がある。
という効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
本発明を、ＣＭＯＳゲートアレイに適用したものについ
て説明したが、ＥＣＬ（エミッタ・カップルド・ロジッ
ク）回路を基本回路とするＥＣＬゲートアレイその他マ
スクスライス方式の論理ＬＳＩ一般に適用することがで
きる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
本発明を、ＣＭＯＳゲートアレイに適用したものについ
て説明したが、ＥＣＬ（エミッタ・カップルド・ロジッ
ク）回路を基本回路とするＥＣＬゲートアレイその他マ
スクスライス方式の論理ＬＳＩ一般に適用することがで
きる。
第１図は、従来のゲートアレイにおけるセルのレイアウ
ト方式の一例を示す平面図。 第２図は、基本セルの構成の一例を示す拡大平面図、 第３図は、本発明に係るゲートアレイにおけるセルのレ
イアウト方式の一実施例を示す平面図である。 １・・・・半導体チップ、２・・・・ポンディングパッ
ド、３・・・・入出力バッファ用基本セル、４・・・・
基本セル列、４ａ・・・・特殊基本セル列、５．６・・
・・拡散層、７・・・・“Ｐウェル領域、８８〜８ｃ・
・・・ポリシリコン層（ゲート電極）、９・・・・基本
セル、１０ａ、１０ｂ・・・・電源配線パターン。 代理人 弁理士 小川勝馬゛）・、 １、７）
ト方式の一例を示す平面図。 第２図は、基本セルの構成の一例を示す拡大平面図、 第３図は、本発明に係るゲートアレイにおけるセルのレ
イアウト方式の一実施例を示す平面図である。 １・・・・半導体チップ、２・・・・ポンディングパッ
ド、３・・・・入出力バッファ用基本セル、４・・・・
基本セル列、４ａ・・・・特殊基本セル列、５．６・・
・・拡散層、７・・・・“Ｐウェル領域、８８〜８ｃ・
・・・ポリシリコン層（ゲート電極）、９・・・・基本
セル、１０ａ、１０ｂ・・・・電源配線パターン。 代理人 弁理士 小川勝馬゛）・、 １、７）
Claims (1)
- 【特許請求の範囲】 １、論理回路を構成するための複数個の基本セルが格子
状に配設され、各基本セル間をマスタスライス法によっ
て形成される信号線によって接続して所望の論理を得る
ようにされた論理集積回路装置であって、上記基本セル
とは別個に、これよりも大きな駆動力を有する回路を構
成可能な第２の基本セルが配設されている特殊基本セル
列が設けられてなることを特徴とする論理集積回路装置
。 ２、上記特殊基本セル列は、通常の基本セル列群からな
るロジック部のほぼ中央に配設されてなることを特徴と
する特許請求の範囲第１項記載の論理集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290534A JPS62150844A (ja) | 1985-12-25 | 1985-12-25 | 論理集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60290534A JPS62150844A (ja) | 1985-12-25 | 1985-12-25 | 論理集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62150844A true JPS62150844A (ja) | 1987-07-04 |
Family
ID=17757268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60290534A Pending JPS62150844A (ja) | 1985-12-25 | 1985-12-25 | 論理集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62150844A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6424443A (en) * | 1987-07-21 | 1989-01-26 | Nec Corp | Gate array |
| JPH02142180A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 半導体集積回路 |
| JPH02201957A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | マスタースライス方式の半導体集積回路 |
| JPH02205341A (ja) * | 1989-02-03 | 1990-08-15 | Toshiba Corp | 半導体論理集積回路 |
| US5060046A (en) * | 1988-12-28 | 1991-10-22 | Hitachi, Ltd. | Semiconductor integrated circuit device having enlarged cells formed on ends of basic cell arrays |
| US6917557B2 (en) | 2002-12-05 | 2005-07-12 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit having unit cells |
-
1985
- 1985-12-25 JP JP60290534A patent/JPS62150844A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6424443A (en) * | 1987-07-21 | 1989-01-26 | Nec Corp | Gate array |
| JPH02142180A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 半導体集積回路 |
| US5060046A (en) * | 1988-12-28 | 1991-10-22 | Hitachi, Ltd. | Semiconductor integrated circuit device having enlarged cells formed on ends of basic cell arrays |
| JPH02201957A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | マスタースライス方式の半導体集積回路 |
| JPH02205341A (ja) * | 1989-02-03 | 1990-08-15 | Toshiba Corp | 半導体論理集積回路 |
| US6917557B2 (en) | 2002-12-05 | 2005-07-12 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit having unit cells |
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