JPH0449662A - マスタースライス方式集積回路装置 - Google Patents
マスタースライス方式集積回路装置Info
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- JPH0449662A JPH0449662A JP15941290A JP15941290A JPH0449662A JP H0449662 A JPH0449662 A JP H0449662A JP 15941290 A JP15941290 A JP 15941290A JP 15941290 A JP15941290 A JP 15941290A JP H0449662 A JPH0449662 A JP H0449662A
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- Japan
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- wiring
- cells
- cell
- high concentration
- power supply
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- Pending
Links
- 238000000034 method Methods 0.000 title description 5
- 239000011159 matrix material Substances 0.000 claims abstract description 7
- 239000002184 metal Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 abstract description 17
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス方式集積回路装置における電
源の給電方式に関する。
源の給電方式に関する。
[発明の概要〕
本発明はマスタースライス方式集積回路装置に於いて、
第1層の電源配線をその電源のサブストレイト(基盤)
に接続する事に依って、LSI全体の電源の電位の安定
をはかるものである。
第1層の電源配線をその電源のサブストレイト(基盤)
に接続する事に依って、LSI全体の電源の電位の安定
をはかるものである。
マスタースライス方式集積回路装置においては、第1図
に示す様に、101なるチップに対して、その中心部に
102なる基本セルをマトリクス状に配置し、チップ周
囲に対しては105なる入出力セルを配置するのが一般
的である。
に示す様に、101なるチップに対して、その中心部に
102なる基本セルをマトリクス状に配置し、チップ周
囲に対しては105なる入出力セルを配置するのが一般
的である。
そして、この基本セル・マトリクスの上に、複数個の能
動素子に依って構成された基本セルを、横方向または縦
方向に複数個使用して、その上に、配線を施し、論理機
能を有するマクロセルを形成して、これらを配置してい
る。一方チツブの周囲には各々の大田カセル上に配線を
施し、論理機能を有する入出力の為のマクロセルを形成
して、これらを配置している。104は入出力セルと内
部のマクロセルを結び付ける配線専用領域である。
動素子に依って構成された基本セルを、横方向または縦
方向に複数個使用して、その上に、配線を施し、論理機
能を有するマクロセルを形成して、これらを配置してい
る。一方チツブの周囲には各々の大田カセル上に配線を
施し、論理機能を有する入出力の為のマクロセルを形成
して、これらを配置している。104は入出力セルと内
部のマクロセルを結び付ける配線専用領域である。
第4図および第2図は従来の、第1層の電源配線をその
電源のサブストレイト(基盤)に接続する事に依って内
部基本セルの電源の電位をより安定にする方法であるが
、この場合、VDDおよびVSSについて、各サブスト
レイトへの接続は、203および204なる形で、マス
タースライス方式における機能セル210の内部につい
てのみ行われていた。
電源のサブストレイト(基盤)に接続する事に依って内
部基本セルの電源の電位をより安定にする方法であるが
、この場合、VDDおよびVSSについて、各サブスト
レイトへの接続は、203および204なる形で、マス
タースライス方式における機能セル210の内部につい
てのみ行われていた。
しかし、前述の従来技術では、機能セルの内部でのみ、
VDDおよびvSSからサブストレイトへの接続をおこ
なっているため、第2図に示すように、横方向の行当り
の機能セルの利用率が低下すると、電源ラインのサブス
トレイトへの接続が、極めて貧弱となるという問題点を
有する。
VDDおよびvSSからサブストレイトへの接続をおこ
なっているため、第2図に示すように、横方向の行当り
の機能セルの利用率が低下すると、電源ラインのサブス
トレイトへの接続が、極めて貧弱となるという問題点を
有する。
これは、チップの中心部についてのみ、機能セルを集中
して配置した場合、チップの周囲と、チップの中心部以
外では、サブストレイトへの接続ができないため、十分
に電源の電位を均一にすることはできない。
して配置した場合、チップの周囲と、チップの中心部以
外では、サブストレイトへの接続ができないため、十分
に電源の電位を均一にすることはできない。
本発明はこのような問題点を解決するもので、その目的
とするところはマスタースライス方式で、第−層電源配
線のサブストレイトへの接続をより均一に行う事が出来
るようにする方法を提供するところにある。
とするところはマスタースライス方式で、第−層電源配
線のサブストレイトへの接続をより均一に行う事が出来
るようにする方法を提供するところにある。
本発明のマスタースライス方式集積回路装置は横方向の
配線に使用する第一層金属配線による電源配線と、基本
セルの中のトランジスターを分離する高濃度のストッパ
ー領域を接線する複数のコンタクトを、電源配線の方向
に基本セルの横方向の間隔で配置したセルを使用するこ
とを特徴とする。
配線に使用する第一層金属配線による電源配線と、基本
セルの中のトランジスターを分離する高濃度のストッパ
ー領域を接線する複数のコンタクトを、電源配線の方向
に基本セルの横方向の間隔で配置したセルを使用するこ
とを特徴とする。
この様にすると、横方向の行当りの機能セルの利用率が
低下しても、電源ラインのサブストレイトへの接続が、
このセルに依って極めて完全に近い形で行うことができ
る。
低下しても、電源ラインのサブストレイトへの接続が、
このセルに依って極めて完全に近い形で行うことができ
る。
本発明の上記の構成によれば、マスタースライス方式の
LSIの中で、機能セルを配置する場合に、そのチップ
内での機能セルの利用率を、全く配慮することなしに、
横方向電源の電位をより均一にすることが出来る。
LSIの中で、機能セルを配置する場合に、そのチップ
内での機能セルの利用率を、全く配慮することなしに、
横方向電源の電位をより均一にすることが出来る。
また、このサブストレイトと電源ラインを接続するコン
タクトは、横方向の配線トラックを、以後の自動配線の
段階で、減少させる事もない。
タクトは、横方向の配線トラックを、以後の自動配線の
段階で、減少させる事もない。
本発明は以上の問題点を解決するために、第5図および
第3図に示すごとく、横方向に長い211なるセルを使
用する。このセルは、横方向に使用される、第一層金属
配線による電源ラインを、第1図におけるチップ上にマ
トリクス状に配置された基本セルのうちの、横方向の一
列を全て、第5図に示すように第一層金属配線によるV
DD電源ラインとN型の高濃度ストッパーを接続するコ
ンタクト(203)および第一層金属配線にょるvSS
電源ラインと、P型の高濃度ストッパーを接続するコン
タクト(204)で各々の高濃度ストッパーに接続する
ものである。
第3図に示すごとく、横方向に長い211なるセルを使
用する。このセルは、横方向に使用される、第一層金属
配線による電源ラインを、第1図におけるチップ上にマ
トリクス状に配置された基本セルのうちの、横方向の一
列を全て、第5図に示すように第一層金属配線によるV
DD電源ラインとN型の高濃度ストッパーを接続するコ
ンタクト(203)および第一層金属配線にょるvSS
電源ラインと、P型の高濃度ストッパーを接続するコン
タクト(204)で各々の高濃度ストッパーに接続する
ものである。
第3図および第4図に示す機能セル領域(210)につ
いては、第一層金属配線による電源ラインと高濃度スト
ッパーを接続する複数のコンタクトで構成された専用セ
ル領域(211)があらがじめこれらのコンタクト(2
03,2o4)を含んでいるので210の中でこのコン
タクトを持つ必要がなくなり、この分だけセル(210
)が持つべきデータの量が少なくなる。このことはゲー
トアレイ等で機能セルをライブラリーデータとして定義
する際に、より多くの基本セルを使用する機能セルであ
ればある程この機能セルが持つべきデータの量を削減す
ることができる。
いては、第一層金属配線による電源ラインと高濃度スト
ッパーを接続する複数のコンタクトで構成された専用セ
ル領域(211)があらがじめこれらのコンタクト(2
03,2o4)を含んでいるので210の中でこのコン
タクトを持つ必要がなくなり、この分だけセル(210
)が持つべきデータの量が少なくなる。このことはゲー
トアレイ等で機能セルをライブラリーデータとして定義
する際に、より多くの基本セルを使用する機能セルであ
ればある程この機能セルが持つべきデータの量を削減す
ることができる。
さらに従来の技術によると第2図に示すごとく機能セル
領域を占有する機能セルが、横方向に配置された基本セ
ル列あたり、疎らに配置されると高濃度ストッパーとの
接続を行なうコンタクトが機能セル領域内にしか定義さ
れていないため、チップの周辺から電源を電源ライン2
01.202によって供給しようとすると、基本セル列
の中心部において、第3図の様に基本セル列内の全ての
基本セルについてコンタクト203.204を接続した
ものより電源電位の上昇または下降を生ずる。このこと
はチップ内部の同一機能セルの特性の変化として、雑音
余裕度の低下、供給される電源電圧の低下、さらに伝播
遅延時間の増加を招くことになる。
領域を占有する機能セルが、横方向に配置された基本セ
ル列あたり、疎らに配置されると高濃度ストッパーとの
接続を行なうコンタクトが機能セル領域内にしか定義さ
れていないため、チップの周辺から電源を電源ライン2
01.202によって供給しようとすると、基本セル列
の中心部において、第3図の様に基本セル列内の全ての
基本セルについてコンタクト203.204を接続した
ものより電源電位の上昇または下降を生ずる。このこと
はチップ内部の同一機能セルの特性の変化として、雑音
余裕度の低下、供給される電源電圧の低下、さらに伝播
遅延時間の増加を招くことになる。
また高濃度ストッパー205.206については電源ラ
イン201.202に流れる電流の分流用の抵抗でもあ
り、コンタクト203.204でできる限り多くの場所
をチップの基板に接続する事できわめて、機能セル領域
内の素子が消費する電流を効率良く基板(サブストレイ
ト)に吸収させることができる。第5図の211なる専
用セルはこれらの目的の為に極めて有効である。
イン201.202に流れる電流の分流用の抵抗でもあ
り、コンタクト203.204でできる限り多くの場所
をチップの基板に接続する事できわめて、機能セル領域
内の素子が消費する電流を効率良く基板(サブストレイ
ト)に吸収させることができる。第5図の211なる専
用セルはこれらの目的の為に極めて有効である。
以上述べたように本発明によれば、横に長い211なる
、電源とサブストレイトの接続専用のセルを作成し、こ
れを103の基本セルマトリクスで、機能セルを配置す
べき基本セル行に各1セル配置する事により、横方向の
行当りの機能セルの利用率が低下しても、電源ラインの
サブストレイトへの接続を、極めて完全に近い形で行う
ことができるという効果を有する。
、電源とサブストレイトの接続専用のセルを作成し、こ
れを103の基本セルマトリクスで、機能セルを配置す
べき基本セル行に各1セル配置する事により、横方向の
行当りの機能セルの利用率が低下しても、電源ラインの
サブストレイトへの接続を、極めて完全に近い形で行う
ことができるという効果を有する。
第1図はマスタースライス方式の大規模集積回路チップ
の全体的な概略図。 第2図、第4図は従来の横方向の第−層電源配線と基盤
との接続用コンタクトの落し方を示す図。 第3図、第5図は本発明に依る横方向の第−層電源配線
と基盤との接続用コンタクトの落゛し方を示す図。 101 ・ 102 ・ 103 φ 104 ・ 105 φ 201 @ ・・チップ外形 会・基本セル ・・基本セルマトリクス ・・配線専用領域 ・・入出力セル ・・第一層金属配線によるVDD電源う202 ・ ・ 203・ Φ 204Φ ・ 205・ ・ 206命 舎 207・ 208・ 209・ 211 ・ イン ・第一層金属配線によるvSS電源ラ イン ・第一層金属配線によるVDD電源ラ インと、N型の高濃度ストッパーを 接続するコンタクト ・第一層金属配線によるvSS電源ラ インと、P型の高濃度ストッパーを 接続するコンタクト ・P型トランジスターを分離するN型 高濃度ストッパー ・N型トランジスターを分離するP型 窩濃度ストッパー P型拡散領域 N型拡散領域 ポリシリコン領域 機能セル領域 第一層金属配線による電源ラインと 高濃度ストッパーを接続する複数の コンタクトで構成された専用セル領 212・・・機能セル内の第一層金属配線と拡散領域ま
たはポリシリコン領域を接続 するコンタクト 213・・・機能セル内の第一層金属配線以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部(他1名)菓 ■ 佑 〕 ■ ヒ〆/″′\0〆′+−5++2、
の全体的な概略図。 第2図、第4図は従来の横方向の第−層電源配線と基盤
との接続用コンタクトの落し方を示す図。 第3図、第5図は本発明に依る横方向の第−層電源配線
と基盤との接続用コンタクトの落゛し方を示す図。 101 ・ 102 ・ 103 φ 104 ・ 105 φ 201 @ ・・チップ外形 会・基本セル ・・基本セルマトリクス ・・配線専用領域 ・・入出力セル ・・第一層金属配線によるVDD電源う202 ・ ・ 203・ Φ 204Φ ・ 205・ ・ 206命 舎 207・ 208・ 209・ 211 ・ イン ・第一層金属配線によるvSS電源ラ イン ・第一層金属配線によるVDD電源ラ インと、N型の高濃度ストッパーを 接続するコンタクト ・第一層金属配線によるvSS電源ラ インと、P型の高濃度ストッパーを 接続するコンタクト ・P型トランジスターを分離するN型 高濃度ストッパー ・N型トランジスターを分離するP型 窩濃度ストッパー P型拡散領域 N型拡散領域 ポリシリコン領域 機能セル領域 第一層金属配線による電源ラインと 高濃度ストッパーを接続する複数の コンタクトで構成された専用セル領 212・・・機能セル内の第一層金属配線と拡散領域ま
たはポリシリコン領域を接続 するコンタクト 213・・・機能セル内の第一層金属配線以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部(他1名)菓 ■ 佑 〕 ■ ヒ〆/″′\0〆′+−5++2、
Claims (1)
- 【特許請求の範囲】 複数個の能動素子に依って構成された基本セルをマト
リクス状に配置し、前記能動素子を横方向または縦方向
に複数個使用して、その上に配線を施し、論理機能を有
するマクロセルを形成し、このマクロセルを複数使用し
て、これらを相互に配線してなる集積回路装置に於いて
、 横方向の配線に使用する第一層金属配線による電源配線
と、基本セルの中のトランジスターを分離する高濃度の
ストッパー領域を接続する複数のコンタクトを、電源配
線の方向に基本セルの横方向の間隔で配置したセルを使
用することを特徴とするマスタースライス方式集積回路
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15941290A JPH0449662A (ja) | 1990-06-18 | 1990-06-18 | マスタースライス方式集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15941290A JPH0449662A (ja) | 1990-06-18 | 1990-06-18 | マスタースライス方式集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0449662A true JPH0449662A (ja) | 1992-02-19 |
Family
ID=15693187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15941290A Pending JPH0449662A (ja) | 1990-06-18 | 1990-06-18 | マスタースライス方式集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0449662A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5393996A (en) * | 1993-04-21 | 1995-02-28 | Siemens Aktiengesellschaft | Integrated semiconductor configuration |
-
1990
- 1990-06-18 JP JP15941290A patent/JPH0449662A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5393996A (en) * | 1993-04-21 | 1995-02-28 | Siemens Aktiengesellschaft | Integrated semiconductor configuration |
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