JP3353397B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3353397B2 JP3353397B2 JP17402893A JP17402893A JP3353397B2 JP 3353397 B2 JP3353397 B2 JP 3353397B2 JP 17402893 A JP17402893 A JP 17402893A JP 17402893 A JP17402893 A JP 17402893A JP 3353397 B2 JP3353397 B2 JP 3353397B2
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Description
【０００１】
【産業上の利用分野】本発明は、マスタースライス方式
または標準セル方式の半導体集積回路に係わり、特に内
部セル列領域の電源配線の改良に関する。
または標準セル方式の半導体集積回路に係わり、特に内
部セル列領域の電源配線の改良に関する。
【０００２】
【従来の技術】従来、マスタースライス方式または標準
セル方式を用いた半導体集積回路の電源配線は、図３お
よび図４に示すような電源構成が用いられている。図３
においてセル列方向に１層目電源配線がセル列ごとに設
けられている。また、図４はセル列方向の１層目電源配
線を強化する目的で設けられた直交する２層目電源配線
を有する。
セル方式を用いた半導体集積回路の電源配線は、図３お
よび図４に示すような電源構成が用いられている。図３
においてセル列方向に１層目電源配線がセル列ごとに設
けられている。また、図４はセル列方向の１層目電源配
線を強化する目的で設けられた直交する２層目電源配線
を有する。
【０００３】図３の電源配線の幅は特にセル列中央部で
の電源配線抵抗による電位降下を許容範囲に押さえるた
め、および電源配線を流れる電流により引き起こされる
エレクトロ・マイグレーションを長期に渡り起こさない
ように考慮して決定されている。また、図４の縦方向の
電源配線１３と１４とはセル列方向の電源配線を補強す
る目的で設けられ、セル列方向の電源配線幅は図３の構
成に比較して細くできる。
の電源配線抵抗による電位降下を許容範囲に押さえるた
め、および電源配線を流れる電流により引き起こされる
エレクトロ・マイグレーションを長期に渡り起こさない
ように考慮して決定されている。また、図４の縦方向の
電源配線１３と１４とはセル列方向の電源配線を補強す
る目的で設けられ、セル列方向の電源配線幅は図３の構
成に比較して細くできる。
【０００４】
【発明が解決しようとする課題】しかし、マスタースラ
イス方式または標準セル方式を用いた半導体集積回路に
おいては、搭載される論理回路を構成する論理セルの配
置は自動で行われ、高速動作セルやクロックバッファ等
の電流消費量の大きいセルが同一セル列に並ぶ可能性も
あり、セル列方向電源配線は前述の電位降下やエレクト
ロマイグレーションに対処するため、セル列領域内で一
律に余裕のある幅で構成されており、図３の電源構成に
おいてはセルの高さが高くなり、チップサイズが大きく
なるという問題が有った。
イス方式または標準セル方式を用いた半導体集積回路に
おいては、搭載される論理回路を構成する論理セルの配
置は自動で行われ、高速動作セルやクロックバッファ等
の電流消費量の大きいセルが同一セル列に並ぶ可能性も
あり、セル列方向電源配線は前述の電位降下やエレクト
ロマイグレーションに対処するため、セル列領域内で一
律に余裕のある幅で構成されており、図３の電源構成に
おいてはセルの高さが高くなり、チップサイズが大きく
なるという問題が有った。
【０００５】また、図４の電源構成においては図３のも
のに較べセル列方向電源配線の幅を細く設定できるが、
縦方向の電源配線本数を適度に増やす必要があり、前記
縦方向の電源配線が締める配線トラックが多くなるた
め、セル間信号配線の障害になり、結果的に図３の電源
構成と同様にチップサイズが大きくなるという問題が有
った。
のに較べセル列方向電源配線の幅を細く設定できるが、
縦方向の電源配線本数を適度に増やす必要があり、前記
縦方向の電源配線が締める配線トラックが多くなるた
め、セル間信号配線の障害になり、結果的に図３の電源
構成と同様にチップサイズが大きくなるという問題が有
った。
【０００６】
【課題を解決するための手段】本発明の半導体集積回路
は、複数の論理セルが配置されたセル列が多段に配置さ
れたチップからなる半導体集積回路であって、前記セル
列の列方向と直行する方向に、多段のセル列を挟むよう
にチップ周辺部に配置され、Ｎ層目の配線（Ｎは自然
数。）によって形成された電源配線と、前記電源配線に
各々接続され、各セル列毎にセル列方向に配置され、Ｎ
層とは異なるＭ層目の配線（ＭはＮと異なる自然数。）
によって形成されたセル列方向電源配線と、１つの前記
論理セルの電源部で、前記１つの論理セルが配置された
所定の前記セル列の前記セル列方向電源配線と前記所定
のセル列に隣接するセル列の前記セル列方向電源配線間
のみを最短距離で電気的に接続するように前記列方向と
直行する方向に配置され、Ｎ層目の配線によって形成さ
れた配線と、を有することを特徴とする。
は、複数の論理セルが配置されたセル列が多段に配置さ
れたチップからなる半導体集積回路であって、前記セル
列の列方向と直行する方向に、多段のセル列を挟むよう
にチップ周辺部に配置され、Ｎ層目の配線（Ｎは自然
数。）によって形成された電源配線と、前記電源配線に
各々接続され、各セル列毎にセル列方向に配置され、Ｎ
層とは異なるＭ層目の配線（ＭはＮと異なる自然数。）
によって形成されたセル列方向電源配線と、１つの前記
論理セルの電源部で、前記１つの論理セルが配置された
所定の前記セル列の前記セル列方向電源配線と前記所定
のセル列に隣接するセル列の前記セル列方向電源配線間
のみを最短距離で電気的に接続するように前記列方向と
直行する方向に配置され、Ｎ層目の配線によって形成さ
れた配線と、を有することを特徴とする。
【０００７】
【０００８】
【作用】このように構成された半導体集積回路において
は、電流消費量の大きい論理セルを選択し、その電源部
をその論理セルが含まれるセル列に設けられたセル列方
向電源配線も含めて２以上のセル列方向電源配線とほぼ
最短の配線にて電気的に接続することで、その電源部に
流れ込むあるいはその電源部から流れ出す電流は前記最
短の配線により複数のセル列方向電源配線に分散され
る。
は、電流消費量の大きい論理セルを選択し、その電源部
をその論理セルが含まれるセル列に設けられたセル列方
向電源配線も含めて２以上のセル列方向電源配線とほぼ
最短の配線にて電気的に接続することで、その電源部に
流れ込むあるいはその電源部から流れ出す電流は前記最
短の配線により複数のセル列方向電源配線に分散され
る。
【０００９】
【実施例】以下、本発明について図面に基づいて説明す
る。
る。
【００１０】図１は本発明の一実施例に関する半導体集
積回路のセル列領域の電源構成を模式的に表す図であ
る。同図に示すように、チップ周辺部２より２層目金属
配線５、スルーホール９およびセル列方向１層目金属配
線７を経由して各論理セル４にＶＤＤの電位が与えられ
る。また、同様にしてチップ周辺部２より２層目金属配
線６およびセル列方向１層目金属配線８を経由して各論
理セル４にＶＳＳの電位が与えられる。論理セル１０は
回路を構成する論理セルの中から消費電力の大きさを考
慮して選ばれた論理セルであり、その電源部はセル列方
向に直交する２層目金属配線１１および２層目金属配線
１２により、そのセル列を挟む上下セル列に対して設け
られたＶＤＤ配線７とＶＳＳ配線８とに最短距離にて接
続されている。
積回路のセル列領域の電源構成を模式的に表す図であ
る。同図に示すように、チップ周辺部２より２層目金属
配線５、スルーホール９およびセル列方向１層目金属配
線７を経由して各論理セル４にＶＤＤの電位が与えられ
る。また、同様にしてチップ周辺部２より２層目金属配
線６およびセル列方向１層目金属配線８を経由して各論
理セル４にＶＳＳの電位が与えられる。論理セル１０は
回路を構成する論理セルの中から消費電力の大きさを考
慮して選ばれた論理セルであり、その電源部はセル列方
向に直交する２層目金属配線１１および２層目金属配線
１２により、そのセル列を挟む上下セル列に対して設け
られたＶＤＤ配線７とＶＳＳ配線８とに最短距離にて接
続されている。
【００１１】図２は本発明の一実施例に関する半導体集
積回路を構成する論理セルライブラリに含まれる一セル
の物理的配線パターン（インバータ回路）を模式的に表
す図である。同図に示すように、ＶＤＤ電源部７１とＶ
ＳＳ電源部８１とは、拡散領域またはポリシリコンゲー
ト２１と１層目金属配線との導通を取るコンタクトホー
ル１５と１層目金属配線、さらにＶＤＤ２層目金属配線
１１とＶＳＳ２層目金属配線１２およびスルーホール９
とで構成されている。この図においては省略してある
が、ＶＤＤ２層目金属配線１１とＶＳＳ２層目金属配線
１２とは、配置時に図１に示した半導体集積回路を構成
する場合に両隣のセル列に施されたセル列方向ＶＤＤ１
層目金属配線７とＶＳＳ１層目金属配線８とに各々届く
位置まで延出されている。
積回路を構成する論理セルライブラリに含まれる一セル
の物理的配線パターン（インバータ回路）を模式的に表
す図である。同図に示すように、ＶＤＤ電源部７１とＶ
ＳＳ電源部８１とは、拡散領域またはポリシリコンゲー
ト２１と１層目金属配線との導通を取るコンタクトホー
ル１５と１層目金属配線、さらにＶＤＤ２層目金属配線
１１とＶＳＳ２層目金属配線１２およびスルーホール９
とで構成されている。この図においては省略してある
が、ＶＤＤ２層目金属配線１１とＶＳＳ２層目金属配線
１２とは、配置時に図１に示した半導体集積回路を構成
する場合に両隣のセル列に施されたセル列方向ＶＤＤ１
層目金属配線７とＶＳＳ１層目金属配線８とに各々届く
位置まで延出されている。
【００１２】
【発明の効果】本発明によれば、論理回路の動作を考慮
して選ばれた消費電流の大きい論理セルの電源インピー
ダンスを低く設定できるために、内部セル列領域全体に
設けられるセル列方向電源配線を細く設定でき、また図
４に示す補強用のセル列に直交する電源配線を持つ半導
体集積回路において本発明を適用すると前記直交する電
源配線本数を少なく設定でき、結果としてチップ面積を
縮小できる。
して選ばれた消費電流の大きい論理セルの電源インピー
ダンスを低く設定できるために、内部セル列領域全体に
設けられるセル列方向電源配線を細く設定でき、また図
４に示す補強用のセル列に直交する電源配線を持つ半導
体集積回路において本発明を適用すると前記直交する電
源配線本数を少なく設定でき、結果としてチップ面積を
縮小できる。
【００１３】また、本発明の実施例においては２配線層
を使用した半導体集積回路についてセル列方向電源配線
を１層目金属配線として説明してあるが、２層目金属配
線をセル列方向電源配線とする場合においても、前記最
短距離接続配線を１層目金属配線とすることで同様の効
果を有する。
を使用した半導体集積回路についてセル列方向電源配線
を１層目金属配線として説明してあるが、２層目金属配
線をセル列方向電源配線とする場合においても、前記最
短距離接続配線を１層目金属配線とすることで同様の効
果を有する。
【００１４】さらに、３配線層以上を使用する半導体集
積回路においては、セル列方向電源配線に使用される配
線層と異なる単独の配線層あるいは同じく異なる複数の
配線層を前記最短距離接続配線に用いることで同様の効
果を有する。
積回路においては、セル列方向電源配線に使用される配
線層と異なる単独の配線層あるいは同じく異なる複数の
配線層を前記最短距離接続配線に用いることで同様の効
果を有する。
【図１】本発明の半導体集積回路のセル列領域電源構成
を模式的に表す図である。
を模式的に表す図である。
【図２】本発明の半導体集積回路を構成する論理セルラ
イブラリに含まれる一セル（インバータ回路）の物理的
配線パターンを模式的に表す図である。
イブラリに含まれる一セル（インバータ回路）の物理的
配線パターンを模式的に表す図である。
【図３】従来の半導体集積回路のセル列領域電源構成を
模式的に表す図である。
模式的に表す図である。
【図４】従来の半導体集積回路のセル列領域電源構成を
模式的に表す図である。
模式的に表す図である。
１・・・半導体集積回路 ２・・・入出力等を構成する周辺部 ３・・・セル列 ４・・・論理セル ５・・・ＶＤＤ２層目金属配線（セル列直交方向） ６・・・ＶＳＳ２層目金属配線（セル列直交方向） ７・・・ＶＤＤ１層目金属配線（セル列方向） ８・・・ＶＳＳ１層目金属配線（セル列方向） ９・・・１−２層間スルーホール １０・・・回路から選択された論理セル １１・・・ＶＤＤ電源部と両隣のセル列方向ＶＤＤ電源
配線とを電気的に接続する２層目金属配線 １２・・・ＶＳＳ電源部と両隣のセル列方向ＶＳＳ電源
配線とを電気的に接続する２層目金属配線 １３・・・セル列方向ＶＤＤ１層目金属配線を補強する
ためのセル列に直交するＶＤＤ２層目金属配線 １４・・・セル列方向ＶＳＳ１層目金属配線を補強する
ためのセル列に直交するＶＳＳ２層目金属配線 １５・・・コンタクトホール １６・・・Ｐ−ｗｅｌｌ領域 １７・・・Ｎ＋拡散領域 １８・・・Ｐ＋拡散領域 １９・・・Ｐ＋ガードリング ２０・・・Ｎ＋ガードリング ２１・・・ポリシリコンゲート ７１・・・論理セルＶＤＤ電源部 ８１・・・論理セルＶＳＳ電源部
配線とを電気的に接続する２層目金属配線 １２・・・ＶＳＳ電源部と両隣のセル列方向ＶＳＳ電源
配線とを電気的に接続する２層目金属配線 １３・・・セル列方向ＶＤＤ１層目金属配線を補強する
ためのセル列に直交するＶＤＤ２層目金属配線 １４・・・セル列方向ＶＳＳ１層目金属配線を補強する
ためのセル列に直交するＶＳＳ２層目金属配線 １５・・・コンタクトホール １６・・・Ｐ−ｗｅｌｌ領域 １７・・・Ｎ＋拡散領域 １８・・・Ｐ＋拡散領域 １９・・・Ｐ＋ガードリング ２０・・・Ｎ＋ガードリング ２１・・・ポリシリコンゲート ７１・・・論理セルＶＤＤ電源部 ８１・・・論理セルＶＳＳ電源部
Claims (1)
- 【請求項１】 複数の論理セルが配置されたセル列が多
段に配置されたチップからなる半導体集積回路であっ
て、 前記セル列の列方向と直行する方向に、多段のセル列を
挟むようにチップ周辺部に配置され、Ｎ層目の配線（Ｎ
は自然数。）によって形成された電源配線と、 前記電源配線に各々接続され、各セル列毎にセル列方向
に配置され、Ｎ層とは異なるＭ層目の配線（ＭはＮと異
なる自然数。）によって形成されたセル列方向電源配線
と、 １つの前記論理セルの電源部で、前記１つの論理セルが
配置された所定の前記セル列の前記セル列方向電源配線
と前記所定のセル列に隣接するセル列の前記セル列方向
電源配線間のみを最短距離で電気的に接続するように前
記列方向と直行する方向に配置され、Ｎ層目の配線によ
って形成された配線と、 を有する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17402893A JP3353397B2 (ja) | 1993-07-14 | 1993-07-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17402893A JP3353397B2 (ja) | 1993-07-14 | 1993-07-14 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0729978A JPH0729978A (ja) | 1995-01-31 |
| JP3353397B2 true JP3353397B2 (ja) | 2002-12-03 |
Family
ID=15971375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17402893A Expired - Fee Related JP3353397B2 (ja) | 1993-07-14 | 1993-07-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3353397B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6000829A (en) | 1996-09-11 | 1999-12-14 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit capable of compensating for flucuations in power supply voltage level and method of manufacturing the same |
| JP3768433B2 (ja) * | 2001-11-19 | 2006-04-19 | 株式会社ルネサステクノロジ | 半導体装置の設計方法 |
| US8457690B2 (en) | 2006-07-20 | 2013-06-04 | Nec Corporation | Multi-housing mobile terminal |
-
1993
- 1993-07-14 JP JP17402893A patent/JP3353397B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0729978A (ja) | 1995-01-31 |
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