JPH05136380A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH05136380A JPH05136380A JP29688991A JP29688991A JPH05136380A JP H05136380 A JPH05136380 A JP H05136380A JP 29688991 A JP29688991 A JP 29688991A JP 29688991 A JP29688991 A JP 29688991A JP H05136380 A JPH05136380 A JP H05136380A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- layer
- supply wiring
- wiring
- basic cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】基本セル内のトランジスタに電力を供給する第
1層の電源配線をファンクションブロックを構成する基
本セル領域上にのみ配線することにより配線効率を向上
させ、未配線を防ぐ。 【構成】ファンクションブロック17を構成する基本セ
ル3のみの基本セル領域上に基本セル3内のトランジス
タに電力を供給する第1層の電源配線4を配置すること
により、半導体チップ全体の信号配線の配置可能な格子
数を増大させる。
1層の電源配線をファンクションブロックを構成する基
本セル領域上にのみ配線することにより配線効率を向上
させ、未配線を防ぐ。 【構成】ファンクションブロック17を構成する基本セ
ル3のみの基本セル領域上に基本セル3内のトランジス
タに電力を供給する第1層の電源配線4を配置すること
により、半導体チップ全体の信号配線の配置可能な格子
数を増大させる。
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特にゲートアレイ方式の半導体集積回路装置に関す
る。
し、特にゲートアレイ方式の半導体集積回路装置に関す
る。
【0002】
【従来の技術】従来のゲートアレイ方式の半導体集積回
路は、図2に示すように、半導体チップ1の中央に行列
状に配置して設けた基本セル3と、基本セル3の周囲に
設けた入出力バッファ2と、全ての基本セル3の領域上
に行方向(又は列方向)に設けて基本セル3内のトラン
ジスタに電力を供給する第1層の電源配線8と、第1層
の電源配線8に直交して設け、且つコンタクトホール6
を介して第1層の電源配線8に接続する第2層の電源配
線5とを有していた。
路は、図2に示すように、半導体チップ1の中央に行列
状に配置して設けた基本セル3と、基本セル3の周囲に
設けた入出力バッファ2と、全ての基本セル3の領域上
に行方向(又は列方向)に設けて基本セル3内のトラン
ジスタに電力を供給する第1層の電源配線8と、第1層
の電源配線8に直交して設け、且つコンタクトホール6
を介して第1層の電源配線8に接続する第2層の電源配
線5とを有していた。
【0003】
【発明が解決しようとする課題】この従来の半導体集積
回路装置では、全ての基本セル領域上に第1層の電源配
線を設けており、回路構成上基本セルをファンクション
ブロックとして使用しない基本セルについても第1層の
電源配線が配置されているため、自動配線法によりファ
ンクションブロックとファンクションブロックとを接続
する信号配線の配置可能な格子数が減り、配線効率が低
下し、未配線が発生するという問題点があった。
回路装置では、全ての基本セル領域上に第1層の電源配
線を設けており、回路構成上基本セルをファンクション
ブロックとして使用しない基本セルについても第1層の
電源配線が配置されているため、自動配線法によりファ
ンクションブロックとファンクションブロックとを接続
する信号配線の配置可能な格子数が減り、配線効率が低
下し、未配線が発生するという問題点があった。
【0004】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体チップ上に行列状に配置して設けた基本
セルを有する半導体集積回路装置において、前記基本セ
ルの内のファンクションブロックを構成する基本セル領
域上にのみ設けて行方向(又は列方向)に配置した第1
層の電源配線と、前記第1層の電源配線と接続し且つ前
記第1層の電源配線と直交する列方向(又は行方向)に
配置した第2層の電源配線とを備えている。
装置は、半導体チップ上に行列状に配置して設けた基本
セルを有する半導体集積回路装置において、前記基本セ
ルの内のファンクションブロックを構成する基本セル領
域上にのみ設けて行方向(又は列方向)に配置した第1
層の電源配線と、前記第1層の電源配線と接続し且つ前
記第1層の電源配線と直交する列方向(又は行方向)に
配置した第2層の電源配線とを備えている。
【0005】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0006】図1は本発明の一実施例を示す半導体チッ
プのレイアウト図である。
プのレイアウト図である。
【0007】図1に示すように、半導体チップ1の中央
部に行列状に配置した基本セル3を設け、基本セル3の
外周に半導体チップ1の周縁に沿って入出力バッファ2
を設ける。次に、基本セル3により構成するファンクシ
ョンブロック(図中の太線で囲まれた領域)7の基本セ
ル領域上にのみ基本セル3内のトランジスタに電力を供
給する第1層の電源配線4を行方向(又は列方向)に配
置して設け、第1層の電源配線4に電力を供給する第2
層の電源配線5を基本セル3の境界線上に沿って第1層
の電源配線4と直交する列方向(又は行方向)に配置し
て設け、コンタクトホール6により第1層の電源配線4
と第2層の電源配線5とを接続する。
部に行列状に配置した基本セル3を設け、基本セル3の
外周に半導体チップ1の周縁に沿って入出力バッファ2
を設ける。次に、基本セル3により構成するファンクシ
ョンブロック(図中の太線で囲まれた領域)7の基本セ
ル領域上にのみ基本セル3内のトランジスタに電力を供
給する第1層の電源配線4を行方向(又は列方向)に配
置して設け、第1層の電源配線4に電力を供給する第2
層の電源配線5を基本セル3の境界線上に沿って第1層
の電源配線4と直交する列方向(又は行方向)に配置し
て設け、コンタクトホール6により第1層の電源配線4
と第2層の電源配線5とを接続する。
【0008】
【発明の効果】以上説明したように本発明は、ファンク
ションブロックを構成する基本セルの基本セル領域上の
みに基本セル内のトランジスタに供給する第1層の電源
配線を配置することにより、半導体チップ全体の信号配
線の配置可能格子数は増大し配線効率が向上するという
効果を有する。
ションブロックを構成する基本セルの基本セル領域上の
みに基本セル内のトランジスタに供給する第1層の電源
配線を配置することにより、半導体チップ全体の信号配
線の配置可能格子数は増大し配線効率が向上するという
効果を有する。
【0009】特にゲートアレイ方式の設計の場合は、自
動配線による配線設計を行う為、ファンクションブロッ
クとファンクションブロック間を接続する信号配線の配
置が容易になり設計期間を短縮できるという効果を有す
る。
動配線による配線設計を行う為、ファンクションブロッ
クとファンクションブロック間を接続する信号配線の配
置が容易になり設計期間を短縮できるという効果を有す
る。
【図1】本発明の一実施例を示す半導体チップのレイア
ウト図。
ウト図。
【図2】従来の半導体集積回路装置の一例を示す半導体
チップのレイアウト図。
チップのレイアウト図。
1 半導体チップ 2 入出力バッファ 3 基本セル 4,8 第1層の電源配線 5 第2層の電源配線 6 コンタクトホール 7 ファンクションブロック
Claims (2)
- 【請求項1】 半導体チップ上に行列状に配置して設け
た基本セルを有する半導体集積回路装置において、前記
基本セルの内のファンクションブロックを構成する基本
セル領域上にのみ設けて行方向(又は列方向)に配置し
た第1層の電源配線と、前記第1層の電源配線と接続し
且つ前記第1層の電源配線と直交する列方向(又は行方
向)に配置した第2層の電源配線とを備えたことを特徴
とする半導体集積回路装置。 - 【請求項2】 第2層の電源配線が基本セルの境界線上
に沿って配置された請求項1記載の半導体集積回路装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29688991A JPH05136380A (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29688991A JPH05136380A (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05136380A true JPH05136380A (ja) | 1993-06-01 |
Family
ID=17839474
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29688991A Pending JPH05136380A (ja) | 1991-11-13 | 1991-11-13 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05136380A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
JPS59232442A (ja) * | 1983-06-16 | 1984-12-27 | Toshiba Corp | 半導体集積回路 |
JPH0332043A (ja) * | 1989-06-28 | 1991-02-12 | Nec Corp | 集積回路装置 |
-
1991
- 1991-11-13 JP JP29688991A patent/JPH05136380A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59163837A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
JPS59232442A (ja) * | 1983-06-16 | 1984-12-27 | Toshiba Corp | 半導体集積回路 |
JPH0332043A (ja) * | 1989-06-28 | 1991-02-12 | Nec Corp | 集積回路装置 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980113 |