JPH0645566A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0645566A JPH0645566A JP19388892A JP19388892A JPH0645566A JP H0645566 A JPH0645566 A JP H0645566A JP 19388892 A JP19388892 A JP 19388892A JP 19388892 A JP19388892 A JP 19388892A JP H0645566 A JPH0645566 A JP H0645566A
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- Japan
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- output
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Abstract
(57)【要約】
【目的】 パッド周辺領域を有効に利用し、チップ面積
を増加させずに、互いに離れた複数の入出力セルを相互
に接続して、高駆動能力の入出力バッファや、高電流対
応の電源セル等を実現する。 【構成】 多層配線構造を採用し、隣接するパッド２２
ａ−１〜２２ａ−４，…の下に下層配線４１を形成し、
その下層配線４１によって隣接しない離れたパッド２２
ａ−１，２２ａ−３，２２ａ−４を相互に接続し、それ
らのパッドを介して隣接しない離れた入出力セル２１ａ
−１，２１ａ−３，２１ａ−４を共通接続する。これに
より、通常の３倍の駆動能力の入出力バッファ、及び３
倍の電流容量を持った電源セルを実現している。
を増加させずに、互いに離れた複数の入出力セルを相互
に接続して、高駆動能力の入出力バッファや、高電流対
応の電源セル等を実現する。 【構成】 多層配線構造を採用し、隣接するパッド２２
ａ−１〜２２ａ−４，…の下に下層配線４１を形成し、
その下層配線４１によって隣接しない離れたパッド２２
ａ−１，２２ａ−３，２２ａ−４を相互に接続し、それ
らのパッドを介して隣接しない離れた入出力セル２１ａ
−１，２１ａ−３，２１ａ−４を共通接続する。これに
より、通常の３倍の駆動能力の入出力バッファ、及び３
倍の電流容量を持った電源セルを実現している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップ内に各種
デバイスまでを組上げたものを予め用意しておき、用途
に従ってこれらデバイスを相互に結線し、配線だけを変
更して目的の機能を実現するマスタスライス方式の半導
体集積回路装置、特に半導体チップ上に形成された周辺
回路領域の利用効率を向上させて動作速度を向上させる
のに適した構造を有する半導体集積回路装置に関するも
のである。
デバイスまでを組上げたものを予め用意しておき、用途
に従ってこれらデバイスを相互に結線し、配線だけを変
更して目的の機能を実現するマスタスライス方式の半導
体集積回路装置、特に半導体チップ上に形成された周辺
回路領域の利用効率を向上させて動作速度を向上させる
のに適した構造を有する半導体集積回路装置に関するも
のである。
【０００２】
【従来の技術】従来、マスタスライス方式の半導体集積
回路装置では、例えば、少量多品種の集積回路を効率よ
く開発するために、拡散工程までは各品種に共通なマス
タパターンを設計し、共通なプロセスで製造する。その
共通なマスタパターンの一例を図２に示す。図２は、従
来のマスタスライス方式の半導体集積回路装置の一構成
例を示す平面図である。図３は、図２中の周辺回路領域
の拡大平面図である。
回路装置では、例えば、少量多品種の集積回路を効率よ
く開発するために、拡散工程までは各品種に共通なマス
タパターンを設計し、共通なプロセスで製造する。その
共通なマスタパターンの一例を図２に示す。図２は、従
来のマスタスライス方式の半導体集積回路装置の一構成
例を示す平面図である。図３は、図２中の周辺回路領域
の拡大平面図である。
【０００３】この半導体集積回路装置では、半導体基板
１の中央部に内部セルアレイ領域１０が形成されてい
る。内部セルアレイ領域１０には、抵抗及びトランジス
タ等で構成された内部セルが複数個配列されており、そ
の周辺部、周辺回路領域２０が形成されている。周辺回
路領域２０は、内部セルアレイ領域１０の周囲に形成さ
れ該内部セルアレイ領域１０に対する入出力を行う入出
力セルアレイ領域２１と、半導体基板１の外縁に複数の
入出力用パッドが配列形成されたパッドアレイ領域２２
と、該入出力セルアレイ領域２１とパッドアレイ領域２
２との間に設けられた入出力セル接続領域２３とで、構
成されている。
１の中央部に内部セルアレイ領域１０が形成されてい
る。内部セルアレイ領域１０には、抵抗及びトランジス
タ等で構成された内部セルが複数個配列されており、そ
の周辺部、周辺回路領域２０が形成されている。周辺回
路領域２０は、内部セルアレイ領域１０の周囲に形成さ
れ該内部セルアレイ領域１０に対する入出力を行う入出
力セルアレイ領域２１と、半導体基板１の外縁に複数の
入出力用パッドが配列形成されたパッドアレイ領域２２
と、該入出力セルアレイ領域２１とパッドアレイ領域２
２との間に設けられた入出力セル接続領域２３とで、構
成されている。
【０００４】入出力セルアレイ領域２１には、入力バッ
ファ回路、出力バッファ回路、双方向バッファ回路等の
外部とのインタフェース回路や保護回路を構成するトラ
ンジスタ等で形成された複数の入出力セル２１ａ，２１
ｂが、配列されている。入出力セル２１ａ，２１ｂのう
ち、使用する入出力セル２１ａは、入出力セル接続領域
２３に形成された配線２３ａを介して、パッドアレイ領
域２２内の所定のパッド２２ａと接続されている。未使
用の入出力セル２１ｂは、パッド２２ａとは接続されな
い。
ファ回路、出力バッファ回路、双方向バッファ回路等の
外部とのインタフェース回路や保護回路を構成するトラ
ンジスタ等で形成された複数の入出力セル２１ａ，２１
ｂが、配列されている。入出力セル２１ａ，２１ｂのう
ち、使用する入出力セル２１ａは、入出力セル接続領域
２３に形成された配線２３ａを介して、パッドアレイ領
域２２内の所定のパッド２２ａと接続されている。未使
用の入出力セル２１ｂは、パッド２２ａとは接続されな
い。
【０００５】例えば、出力駆動能力を上げるためには、
入出力セル２１ａを２個以上使用し、それらを配線２３
ａによって同一のパッド２２ａに接続する。このような
目的のため、入出力セルアレイ領域２１とパッドアレイ
領域２２との間に、予め入出力セル接続領域２３を設け
ておき、その入出力セル接続領域２３を用いて配線２３
ａで各入出力セル２１ａを接続している。この種の半導
体集積回路装置では、例えば、内部セルアレイ領域１０
内の内部セル間に配線領域のスペースを設けておき、そ
の配線領域の配線パターンのみを半導体集積回路装置の
品種毎に設計製造して多品種の半導体集積回路装置を経
済的に開発できるという利点を有している。
入出力セル２１ａを２個以上使用し、それらを配線２３
ａによって同一のパッド２２ａに接続する。このような
目的のため、入出力セルアレイ領域２１とパッドアレイ
領域２２との間に、予め入出力セル接続領域２３を設け
ておき、その入出力セル接続領域２３を用いて配線２３
ａで各入出力セル２１ａを接続している。この種の半導
体集積回路装置では、例えば、内部セルアレイ領域１０
内の内部セル間に配線領域のスペースを設けておき、そ
の配線領域の配線パターンのみを半導体集積回路装置の
品種毎に設計製造して多品種の半導体集積回路装置を経
済的に開発できるという利点を有している。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の装置では、例えば、入出力バッファの駆動能力及び
電源の電流容量を大きくする場合、入出力セル接続領域
２３に配線２３ａを形成し、その配線２３ａによって複
数の入出力セル２１ａ間を接続している。そのため、配
線２３ａを形成するための入出力セル接続領域２３を予
め設けておかなければならず、チップ面積が大きくな
り、コスト高になるという問題があり、それを比較的簡
単な構成で解決することが困難であった。本発明は、前
記従来技術が持っていた課題として、入出力セル接続領
域のためにチップ面積が大きくなるという点について解
決したマスタスライス方式の半導体集積回路装置を提供
するものである。
成の装置では、例えば、入出力バッファの駆動能力及び
電源の電流容量を大きくする場合、入出力セル接続領域
２３に配線２３ａを形成し、その配線２３ａによって複
数の入出力セル２１ａ間を接続している。そのため、配
線２３ａを形成するための入出力セル接続領域２３を予
め設けておかなければならず、チップ面積が大きくな
り、コスト高になるという問題があり、それを比較的簡
単な構成で解決することが困難であった。本発明は、前
記従来技術が持っていた課題として、入出力セル接続領
域のためにチップ面積が大きくなるという点について解
決したマスタスライス方式の半導体集積回路装置を提供
するものである。
【０００７】
【課題を解決するための手段】本発明は、前記課題を解
決するために、半導体基板の中央部に複数の内部セルが
配列形成された内部セルアレイ領域と、前記半導体基板
における内部セルアレイ領域の周辺部に形成された周辺
回路領域とを備え、前記周辺回路領域は、前記内部セル
アレイ領域に対する入出力を行う複数の入出力セルが配
列された入出力セルアレイ領域と、複数のパッドが配列
され前記半導体基板に形成された配線によって前記入出
力セルと接続されるパッドアレイ領域とを有する、マス
タスライス方式の半導体集積回路装置において、次のよ
うな手段を講じている。即ち、本発明では、前記半導体
基板内に前記配線よりも下に下層配線を形成し、該下層
配線により前記配線の下を通して隣接しない前記パッド
間を接続する構成にしている。
決するために、半導体基板の中央部に複数の内部セルが
配列形成された内部セルアレイ領域と、前記半導体基板
における内部セルアレイ領域の周辺部に形成された周辺
回路領域とを備え、前記周辺回路領域は、前記内部セル
アレイ領域に対する入出力を行う複数の入出力セルが配
列された入出力セルアレイ領域と、複数のパッドが配列
され前記半導体基板に形成された配線によって前記入出
力セルと接続されるパッドアレイ領域とを有する、マス
タスライス方式の半導体集積回路装置において、次のよ
うな手段を講じている。即ち、本発明では、前記半導体
基板内に前記配線よりも下に下層配線を形成し、該下層
配線により前記配線の下を通して隣接しない前記パッド
間を接続する構成にしている。
【０００８】
【作用】本発明によれば、以上のようにマスタスライス
方式の半導体集積回路装置を構成したので、下層配線は
他の配線と接触することなく、隣接しない離れたパッド
を相互に接続し、それらのパッドを介して隣接しない離
れた入出力セル間を共通接続する働きがある。これによ
り、チップ面積を増加させずに、パッド周辺領域を有効
に利用し、複数の入出力セルを用いて入出力バッファの
駆動能力及び電源の電流容量の向上が図れる。従って、
前記課題を解決できるのである。
方式の半導体集積回路装置を構成したので、下層配線は
他の配線と接触することなく、隣接しない離れたパッド
を相互に接続し、それらのパッドを介して隣接しない離
れた入出力セル間を共通接続する働きがある。これによ
り、チップ面積を増加させずに、パッド周辺領域を有効
に利用し、複数の入出力セルを用いて入出力バッファの
駆動能力及び電源の電流容量の向上が図れる。従って、
前記課題を解決できるのである。
【０００９】
【実施例】図１（ａ），（ｂ）は本発明の実施例を示す
マスタスライス方式の半導体集積回路装置の構成図であ
り、同図（ａ）は周辺回路領域の拡大平面図、及び同図
（ｂ）は同図（ａ）中のＡ−Ａ線断面拡大図であり、従
来の図２及び図３中の要素と共通の要素には共通の符号
が付されている。
マスタスライス方式の半導体集積回路装置の構成図であ
り、同図（ａ）は周辺回路領域の拡大平面図、及び同図
（ｂ）は同図（ａ）中のＡ−Ａ線断面拡大図であり、従
来の図２及び図３中の要素と共通の要素には共通の符号
が付されている。
【００１０】この半導体集積回路装置は、従来の図２と
同様に、半導体基板１の中央部に内部セルアレイ領域１
０が形成され、その周辺部に、周辺回路領域２０が形成
されている。周辺回路領域２０は、従来と異なり、入出
力セル接続領域２３が省略され、内部セルアレイ領域１
０の周辺に形成された入出力セルアレイ領域２１と、該
入出力セルアレイ領域２１の周辺に設けられたパッドア
レイ領域２２とで構成されている。入出力セルアレイ領
域２１には、従来と同様に、入力バッファ回路、出力バ
ッファ回路、双方向バッファ回路等の外部とのインタフ
ェース回路や保護回路を構成するトランジスタ等で形成
された複数の入出力セル２１ａ−１〜２１ａ−４，…が
配列されている。パッドアレイ領域２２には、従来と同
様に、各入出力セル２１ａ−１〜２１ａ−４，…に対応
して複数のパッド２２ａ−１〜２２ａ−４，…が配列さ
れている。
同様に、半導体基板１の中央部に内部セルアレイ領域１
０が形成され、その周辺部に、周辺回路領域２０が形成
されている。周辺回路領域２０は、従来と異なり、入出
力セル接続領域２３が省略され、内部セルアレイ領域１
０の周辺に形成された入出力セルアレイ領域２１と、該
入出力セルアレイ領域２１の周辺に設けられたパッドア
レイ領域２２とで構成されている。入出力セルアレイ領
域２１には、従来と同様に、入力バッファ回路、出力バ
ッファ回路、双方向バッファ回路等の外部とのインタフ
ェース回路や保護回路を構成するトランジスタ等で形成
された複数の入出力セル２１ａ−１〜２１ａ−４，…が
配列されている。パッドアレイ領域２２には、従来と同
様に、各入出力セル２１ａ−１〜２１ａ−４，…に対応
して複数のパッド２２ａ−１〜２２ａ−４，…が配列さ
れている。
【００１１】半導体基板１の表面には、絶縁膜３１を介
して、下層配線である例えば第１層目の金属配線４１が
形成され、さらに該金属配線４２上に、絶縁膜３２を介
してパッド２２ａ−１〜２２ａ−４，…が形成されてい
る。パッド２２ａ−１〜２２ａ−４，…は、絶縁膜３２
上に形成された配線、例えば第２層目の金属配線４２を
介して、入出力セル２１ａ−１〜２１ａ−４，…とそれ
ぞれ接続されている。パッド２２ａ−１〜２２ａ−４，
…のうち、２２ａ−１，２２ａ−３，２２ａ−４の下の
絶縁膜３２の箇所には開口部３２ａが形成され、該開口
部３２ａを介してパッド２２ａ−１，２２ａ−３，２２
ａ−４が第１層目の金属配線４１のコンタクト部４１ａ
と電気的に接続されている。パッド２２ａ−２は、絶縁
膜３２によって他のパッド２２ａ−１，２２ａ−３，２
２ａ−４，…と絶縁されている。このような構成の半導
体集積回路装置では、使用する各入出力セル２１ａ−１
〜２１ａ−４，…が第２層目の金属配線４２を介してパ
ッド２２ａ−１〜２２ａ−４，…にそれぞれ接続されて
いるので、そのパッド２２ａ−１〜２２ａ−４，…を介
して外部との信号等の入出力が行える。しかも、パッド
２２ａ−１，２２ａ−３，２２ａ−４は、第１層目の金
属配線４１によって相互に接続され、さらにそれらが第
２層目の金属配線４２を介して入出力セル２１ａ−１，
２１ａ−３，２１ａ−４と相互に接続され、通常の３倍
の駆動能力の入出力バッファ及び３倍の電流容量を持っ
た電源セルを実現している。
して、下層配線である例えば第１層目の金属配線４１が
形成され、さらに該金属配線４２上に、絶縁膜３２を介
してパッド２２ａ−１〜２２ａ−４，…が形成されてい
る。パッド２２ａ−１〜２２ａ−４，…は、絶縁膜３２
上に形成された配線、例えば第２層目の金属配線４２を
介して、入出力セル２１ａ−１〜２１ａ−４，…とそれ
ぞれ接続されている。パッド２２ａ−１〜２２ａ−４，
…のうち、２２ａ−１，２２ａ−３，２２ａ−４の下の
絶縁膜３２の箇所には開口部３２ａが形成され、該開口
部３２ａを介してパッド２２ａ−１，２２ａ−３，２２
ａ−４が第１層目の金属配線４１のコンタクト部４１ａ
と電気的に接続されている。パッド２２ａ−２は、絶縁
膜３２によって他のパッド２２ａ−１，２２ａ−３，２
２ａ−４，…と絶縁されている。このような構成の半導
体集積回路装置では、使用する各入出力セル２１ａ−１
〜２１ａ−４，…が第２層目の金属配線４２を介してパ
ッド２２ａ−１〜２２ａ−４，…にそれぞれ接続されて
いるので、そのパッド２２ａ−１〜２２ａ−４，…を介
して外部との信号等の入出力が行える。しかも、パッド
２２ａ−１，２２ａ−３，２２ａ−４は、第１層目の金
属配線４１によって相互に接続され、さらにそれらが第
２層目の金属配線４２を介して入出力セル２１ａ−１，
２１ａ−３，２１ａ−４と相互に接続され、通常の３倍
の駆動能力の入出力バッファ及び３倍の電流容量を持っ
た電源セルを実現している。
【００１２】このように、本実施例では、多層配線構造
のため、互いに隣接しない入出力セル２１ａ−１，２１
ａ−３，２１ａ−４でも、第１層目の金属配線４１を介
して相互に接続が可能となり、高駆動能力の入出力バッ
ファや、高電流対応の電源セルが実現できる。従って、
従来のように入出力セルアレイ領域２１とパッドアレイ
領域２２との間に、入出力セル接続領域を設ける必要な
く、それによって周辺回路領域２０の形成面積を縮小で
き、チップ面積の削減化が可能となる。なお、本発明は
上記実施例に限定されず、例えば、半導体集積回路装置
の全体の形状や配置形態、あるいは構成を図示以外の形
に変更できる。さらに、第１層目と第２層目の金属配線
４１，４２を他の材料の配線で形成したり、３層以上の
配線構造にする等、種々の変形が可能である。
のため、互いに隣接しない入出力セル２１ａ−１，２１
ａ−３，２１ａ−４でも、第１層目の金属配線４１を介
して相互に接続が可能となり、高駆動能力の入出力バッ
ファや、高電流対応の電源セルが実現できる。従って、
従来のように入出力セルアレイ領域２１とパッドアレイ
領域２２との間に、入出力セル接続領域を設ける必要な
く、それによって周辺回路領域２０の形成面積を縮小で
き、チップ面積の削減化が可能となる。なお、本発明は
上記実施例に限定されず、例えば、半導体集積回路装置
の全体の形状や配置形態、あるいは構成を図示以外の形
に変更できる。さらに、第１層目と第２層目の金属配線
４１，４２を他の材料の配線で形成したり、３層以上の
配線構造にする等、種々の変形が可能である。
【００１３】
【発明の効果】以上詳細に説明したように、本発明によ
れば、下層配線によって相互に隣接しないパッド間を接
続するようにしたので、隣接しない入出力セルでも、該
下層配線を介して相互に接続が可能となり、高駆動能力
の入出力バッファや、高電流対応の電源セル等を実現で
きる。従って、入出力セルアレイ領域とパッドアレイ領
域との間に、従来のような入出力セル接続領域を設ける
必要がなく、それによって周辺回路領域の形成面積を減
少でき、チップ面積の削減化と低コスト化が可能とな
る。
れば、下層配線によって相互に隣接しないパッド間を接
続するようにしたので、隣接しない入出力セルでも、該
下層配線を介して相互に接続が可能となり、高駆動能力
の入出力バッファや、高電流対応の電源セル等を実現で
きる。従って、入出力セルアレイ領域とパッドアレイ領
域との間に、従来のような入出力セル接続領域を設ける
必要がなく、それによって周辺回路領域の形成面積を減
少でき、チップ面積の削減化と低コスト化が可能とな
る。
【図１】本発明の実施例を示すマスタスライス方式の半
導体集積回路装置の構成図である。
導体集積回路装置の構成図である。
【図２】従来のマスタスライス方式の半導体集積回路装
置を示す平面図である。
置を示す平面図である。
【図３】図２の周辺回路領域の拡大平面図である。
１ 半導体基板 １０ 内部セルアレイ領域 ２０ 周辺回路領域 ２１ 入出力セルアレイ領域 ２１ａ−１〜２１ａ−４ 入出力セル ２２ パッドアレイ領域 ２２ａ−１〜２２ａ−４ パッド ３１，３２ 絶縁膜 ４１ 第１層目の金属配線 ４２ 第２層目の金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 Ｄ 8427−4Ｍ Ｅ 8427−4Ｍ
Claims (1)
- 【請求項１】 半導体基板の中央部に複数の内部セルが
配列形成された内部セルアレイ領域と、前記半導体基板
における内部セルアレイ領域の周辺部に形成された周辺
回路領域とを備え、 前記周辺回路領域は、前記内部セルアレイ領域に対する
入出力を行う複数の入出力セルが配列された入出力セル
アレイ領域と、複数のパッドが配列され前記半導体基板
に形成された配線によって前記入出力セルと接続される
パッドアレイ領域とを有する、マスタスライス方式の半
導体集積回路装置において、 前記半導体基板内に前記配線よりも下に下層配線を形成
し、該下層配線により前記配線の下を通して隣接しない
前記パッド間を接続する構成にしたことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19388892A JPH0645566A (ja) | 1992-07-21 | 1992-07-21 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19388892A JPH0645566A (ja) | 1992-07-21 | 1992-07-21 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0645566A true JPH0645566A (ja) | 1994-02-18 |
Family
ID=16315410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19388892A Withdrawn JPH0645566A (ja) | 1992-07-21 | 1992-07-21 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0645566A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466956A (en) * | 1993-11-18 | 1995-11-14 | Nec Corporation | Semiconductor integrated circuit device with electrode for measuring interlayer insulator capacitance |
| JP2012109500A (ja) * | 2010-11-19 | 2012-06-07 | Renesas Electronics Corp | 半導体装置 |
-
1992
- 1992-07-21 JP JP19388892A patent/JPH0645566A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466956A (en) * | 1993-11-18 | 1995-11-14 | Nec Corporation | Semiconductor integrated circuit device with electrode for measuring interlayer insulator capacitance |
| JP2012109500A (ja) * | 2010-11-19 | 2012-06-07 | Renesas Electronics Corp | 半導体装置 |
| US8581302B2 (en) | 2010-11-19 | 2013-11-12 | Renesas Electronics Corporation | Semiconductor device including chip with complementary I/O cells |
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