JPS6276735A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6276735A JPS6276735A JP60216831A JP21683185A JPS6276735A JP S6276735 A JPS6276735 A JP S6276735A JP 60216831 A JP60216831 A JP 60216831A JP 21683185 A JP21683185 A JP 21683185A JP S6276735 A JPS6276735 A JP S6276735A
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- JP
- Japan
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- cells
- rows
- cell
- wafer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路装置に関するもので、特にマス
クスライス形の集積回路装置に使用されるものである。
クスライス形の集積回路装置に使用されるものである。
〔発明の技術的１１！￥景〕
集積回路の構成法の一つとしてマスクスライス方式が知
られている。
られている。
この方式ではあらかじめチップ上に抵抗、］ヘランジス
タ等から成る基本トランジスタセルを配置し、拡散工程
までは品種間で共通に作成しておき、配線によってこの
基本ｌ−ランジスタセル間を接続し、所望の様能を持っ
た回路を実現する。
タ等から成る基本トランジスタセルを配置し、拡散工程
までは品種間で共通に作成しておき、配線によってこの
基本ｌ−ランジスタセル間を接続し、所望の様能を持っ
た回路を実現する。
第５図は基本トランジスタセルの一例としてＣＭＯＳゲ
ートアレイ用セルを示す回路図であって並列接続された
ｐチャネルＭＯＳトランジスタ２１および２３、並びに
並列接続されたｎブトネルＭＯＳトランジスタ２２おに
び２４より成っでＪ３す、トランジスタ２１および２２
のグー１〜共通１シ続点は端子２Ｇに、トランジスタ２
１および２３の並列接続点は端子２５に、１−ランジス
タ２２および２４の並列接続点は端子２７に、トランジ
スタ２４のゲートは端子２８に、１〜ランジスタ２３の
ゲートは端子２９に、１〜ランジスタ２１゜２２．２３
．２４のフリ一端子は端子３０．３１゜３２．３３どな
っている。
ートアレイ用セルを示す回路図であって並列接続された
ｐチャネルＭＯＳトランジスタ２１および２３、並びに
並列接続されたｎブトネルＭＯＳトランジスタ２２おに
び２４より成っでＪ３す、トランジスタ２１および２２
のグー１〜共通１シ続点は端子２Ｇに、トランジスタ２
１および２３の並列接続点は端子２５に、１−ランジス
タ２２および２４の並列接続点は端子２７に、トランジ
スタ２４のゲートは端子２８に、１〜ランジスタ２３の
ゲートは端子２９に、１〜ランジスタ２１゜２２．２３
．２４のフリ一端子は端子３０．３１゜３２．３３どな
っている。
このような基本トランジスタセルにおいてはその端子を
適当に配線することにより各種の所望論理を実現でき、
このような基本トランジスタセルを組合わせることによ
り集積回路を形成できる。
適当に配線することにより各種の所望論理を実現でき、
このような基本トランジスタセルを組合わせることによ
り集積回路を形成できる。
第６図は従来のマスクスライス形のチップの構成を示ず
平面図である。
平面図である。
これによれば、チップ５１の４辺周縁部には電流供給能
力のある面積の大ぎいＩ１０セル５３が設ｃノられ、各
Ｉ１０セルにはワイヤボンダイング用のＩ１０パッドが
設番づられ、Ｉ１０セルよりも内方部には基本トランジ
スタセル５２がマトリクス状に配設されている。
力のある面積の大ぎいＩ１０セル５３が設ｃノられ、各
Ｉ１０セルにはワイヤボンダイング用のＩ１０パッドが
設番づられ、Ｉ１０セルよりも内方部には基本トランジ
スタセル５２がマトリクス状に配設されている。
したがって、基本１ヘランジスタ廿ル５２を組合わけて
金属配線を行い、さらにＩ１０ゼルに接続覆ることによ
って所望の闘能を有する半導体集積回路チップが＋ＦＩ
られる。このデツプ（まリードフレームのベッド上に固
着され、所定のワイヤボンアイレグ後に樹脂月止されて
半導体装で７として完成する。
金属配線を行い、さらにＩ１０ゼルに接続覆ることによ
って所望の闘能を有する半導体集積回路チップが＋ＦＩ
られる。このデツプ（まリードフレームのベッド上に固
着され、所定のワイヤボンアイレグ後に樹脂月止されて
半導体装で７として完成する。
なお、第６図に示すチップはゲート数に応じて一定の大
きさく母体サイズ）になってｄ３す、１枚のウェーハ中
に多数形成される。
きさく母体サイズ）になってｄ３す、１枚のウェーハ中
に多数形成される。
しかしながら、このようなデツプ構成であると１チツプ
に含まれるゲート数を変えるために母体サイズの異なる
ウェーハを多数用意しなければならず、生産管理上問題
どなる。
に含まれるゲート数を変えるために母体サイズの異なる
ウェーハを多数用意しなければならず、生産管理上問題
どなる。
例えば母体サイズとしてＩＫ、２に、３に、４に、’６
に、８に、ＩＯＫの７種類のウェーハが準備されており
、５．７にグー１〜の製品を作るとづ゛る。この場合に
は６にグー１〜の母体ではグーｌ−使用率が高すぎて配
置、配線の余裕がない一方、８にゲートの母体では２．
３にゲートが使用されず、ゲート使用率が低く無駄とな
る。
に、８に、ＩＯＫの７種類のウェーハが準備されており
、５．７にグー１〜の製品を作るとづ゛る。この場合に
は６にグー１〜の母体ではグーｌ−使用率が高すぎて配
置、配線の余裕がない一方、８にゲートの母体では２．
３にゲートが使用されず、ゲート使用率が低く無駄とな
る。
なＪ３、生産管理上、母体サイズの種類は１０種類が限
度であるため、グー１〜使用率が高くなるよう母体サイ
ズの種類を増加させることは困難である。
度であるため、グー１〜使用率が高くなるよう母体サイ
ズの種類を増加させることは困難である。
本発明はこのような問題点を解決するためなされたちの
で、チップサイズを自由に設定でき、ゲート使用率を高
めることのできる半導体集積回路装置を提供することを
目的とする。
で、チップサイズを自由に設定でき、ゲート使用率を高
めることのできる半導体集積回路装置を提供することを
目的とする。
〔発明の概要］
上記目的達成のため、本発明にかかる半導体集積回路装
置においで（ま、ウェーハ表面の全面にマトリクス状に
配設された基本トランジスタセルの一部を金属配線によ
り配線して形成した所望の論理回路およびその周囲に基
本トランジスタはルを用いて形成した入出力回路より成
り、かつこれらの最端部から所定距離隔離して分割され
たチップを備えている。このためグーＩ・使用効率が高
くかつ母体サイズを考慮づ−る必要がない。
置においで（ま、ウェーハ表面の全面にマトリクス状に
配設された基本トランジスタセルの一部を金属配線によ
り配線して形成した所望の論理回路およびその周囲に基
本トランジスタはルを用いて形成した入出力回路より成
り、かつこれらの最端部から所定距離隔離して分割され
たチップを備えている。このためグーＩ・使用効率が高
くかつ母体サイズを考慮づ−る必要がない。
以下、図面を参照しながら本発明の実施例を詳述する。
第１図は本発明にかかる半導体集積回路装置に使用され
るチップの構成を示す平面図である。
るチップの構成を示す平面図である。
同図によれば、ウェーハ１上に基本トランジスタル２が
Ｙ方向には密集配性、Ｘ方向には配線領域３を確保して
配置されており、このウェーハ１は金属配線形成後に分
割線（ダイシングライン）１０に沿ってダイヤモンドブ
レードによるダイシングあるいはレーＩＪ”スクライビ
ングにより分割される。
Ｙ方向には密集配性、Ｘ方向には配線領域３を確保して
配置されており、このウェーハ１は金属配線形成後に分
割線（ダイシングライン）１０に沿ってダイヤモンドブ
レードによるダイシングあるいはレーＩＪ”スクライビ
ングにより分割される。
次に回路形成について述べる。
この発明ではウェーハ１の全面に基本トランジスタレル
２が配置されており、従来のグー１〜アレーで用いられ
ているサイズが大きく電流容量の人ひいＩ１０セルを有
していないが、Ｉ１０セルに相当するものは阜木トラン
ジスタレルを用いて形成するようにしている。
２が配置されており、従来のグー１〜アレーで用いられ
ているサイズが大きく電流容量の人ひいＩ１０セルを有
していないが、Ｉ１０セルに相当するものは阜木トラン
ジスタレルを用いて形成するようにしている。
第３図および第４図はＩ１０＋：！ルを１Ｊ木トランジ
スタセルを用いて実現した様子を示す平面図であり、第
３図は基本トランジスタセル列上にＩ１０バッファを形
成した様子、第４図は２列分の基本トランジスタセル列
の中間にＩ１０バッファを形成した様子を示している。
スタセルを用いて実現した様子を示す平面図であり、第
３図は基本トランジスタセル列上にＩ１０バッファを形
成した様子、第４図は２列分の基本トランジスタセル列
の中間にＩ１０バッファを形成した様子を示している。
寸なわち第３図にＪ３いては、複数列にわたって基本ト
ランジスタセル２を複数個用いてバラフッ回路を構成し
、これから引出されたアルミニ・ラム。配線４を最ＧＷ
列の複数の基本トランジスタセル２の上に形成されたパ
ッド５に接続するようにし、第４図においては２列の基
本トランジスタセル２を用い、その一部でバッファ回路
を、またこのバッファ回路から引出された配線４を同じ
２列の延長部上に列間にまたがって形成されたパッド５
に接続するようにしている。
ランジスタセル２を複数個用いてバラフッ回路を構成し
、これから引出されたアルミニ・ラム。配線４を最ＧＷ
列の複数の基本トランジスタセル２の上に形成されたパ
ッド５に接続するようにし、第４図においては２列の基
本トランジスタセル２を用い、その一部でバッファ回路
を、またこのバッファ回路から引出された配線４を同じ
２列の延長部上に列間にまたがって形成されたパッド５
に接続するようにしている。
このような構成を採用することにより全面に枯木トラン
ジスタセルがマトリクス配置されていてもＩ１０バッフ
ァを形成できる。
ジスタセルがマトリクス配置されていてもＩ１０バッフ
ァを形成できる。
所定の回路おにびＩ１０バッファ部をアルミニウム配線
により形成した各チップ部は第１図の分割線１０に治っ
てグイλ７モンドブレードによるダイシング等により個
々のチップに分割される。ダイシングにおいては損傷を
受ける可能性のあるの（は１００〜２００ａｍの幅であ
りまた基本トランジスタセルの大きさも同程度であるか
ら、各チップを構成するためには最喘列よた（よ行どう
しをダイシングによる悪影響をさく〕るために複数列ま
たは打力だＦノＭ隔して配置する必要がある。
により形成した各チップ部は第１図の分割線１０に治っ
てグイλ７モンドブレードによるダイシング等により個
々のチップに分割される。ダイシングにおいては損傷を
受ける可能性のあるの（は１００〜２００ａｍの幅であ
りまた基本トランジスタセルの大きさも同程度であるか
ら、各チップを構成するためには最喘列よた（よ行どう
しをダイシングによる悪影響をさく〕るために複数列ま
たは打力だＦノＭ隔して配置する必要がある。
第２図はＣＭＯＳ型の基本１−ランジスタ廿ルの配置の
一例を示づ゛平面図であって、５個のｐヂャネル基本ト
ランジスタセル１２が隣接配置されてセル列を構成する
と共にこれに平行にｐ・り〕ニル１３内に５個のｎチャ
ネルトランジスタ１１が隣接配置されてセル列を構成し
、セル列対ブロックを形成している。このようなセル列
対ブロックはセル列の延長方向に多数設けられているが
、隣接するセル列対ブロックとの間にはトレンチ分離膜
等の微小幅の素子分離膜１４が形成されている。
一例を示づ゛平面図であって、５個のｐヂャネル基本ト
ランジスタセル１２が隣接配置されてセル列を構成する
と共にこれに平行にｐ・り〕ニル１３内に５個のｎチャ
ネルトランジスタ１１が隣接配置されてセル列を構成し
、セル列対ブロックを形成している。このようなセル列
対ブロックはセル列の延長方向に多数設けられているが
、隣接するセル列対ブロックとの間にはトレンチ分離膜
等の微小幅の素子分離膜１４が形成されている。
このようにセル列を長く連続させずに分離しているのは
ダイシング工程で分割線上のウェル接合部が破壊されて
特性を著しく劣化させる可能性があることから、ウェル
の大きさを一定以下とし分割線上のウェルが１０傷を受
けてムその影響が他のセルに及ばないようにするためで
ある。
ダイシング工程で分割線上のウェル接合部が破壊されて
特性を著しく劣化させる可能性があることから、ウェル
の大きさを一定以下とし分割線上のウェルが１０傷を受
けてムその影響が他のセルに及ばないようにするためで
ある。
配線によって所定の論理回路および入出力回路が形成さ
れ、ダイシングにより分離されて得られた集積回路チッ
プは従来と同様にセラミックパッケージ、樹脂封止パッ
ケージ等に収納され半導体集積回路装置が１！′？られ
る。
れ、ダイシングにより分離されて得られた集積回路チッ
プは従来と同様にセラミックパッケージ、樹脂封止パッ
ケージ等に収納され半導体集積回路装置が１！′？られ
る。
以上の実施例において、基本トランジスタセルの組合ね
Ｕ方は自由であり、チップの形は正方形だけでなく、パ
ッケージの形に合わせ１あるいは配置配線の便宜上、長
方形等の形に変形することができる。
Ｕ方は自由であり、チップの形は正方形だけでなく、パ
ッケージの形に合わせ１あるいは配置配線の便宜上、長
方形等の形に変形することができる。
また配線パターンや入出力用の回路およびパッド等はそ
の配置、形状等を実施例に限定されることなく、自由に
選択することができる。
の配置、形状等を実施例に限定されることなく、自由に
選択することができる。
さらに、実施例では配線領域を備えたセル配置となって
いるが、全面に基本１ヘランジスタセルを密集配置した
いわゆるＳ ＯＧ （Ｓｅａ ｏｆ ｇａｔｅｓ）型の
セル配ｄにし本発明を適用することがでさ゛る。
いるが、全面に基本１ヘランジスタセルを密集配置した
いわゆるＳ ＯＧ （Ｓｅａ ｏｆ ｇａｔｅｓ）型の
セル配ｄにし本発明を適用することがでさ゛る。
また、ＣＭＯＳセルの素子分離は１１：／ル毎に形成さ
゛れていてもよい。
゛れていてもよい。
以上のように、本発明にかかる半導体集積回路装置によ
れば、ウェーハ仝面にマトリクス配置された基本１〜ラ
ンジスタレルを用いて論理回路おにび入出力回路を金属
配線により形成し、これをその最端部から所定距離離隔
して分割することに」；すｊツブを１９、これを収納し
て形成されでいるＩこめ、母体リイズを老成する必要が
なく生産管理上有利となる。また１枚のウェーハ上に１
−ツブを無駄なく配置できるためゲート使用率を高める
ことができる。
れば、ウェーハ仝面にマトリクス配置された基本１〜ラ
ンジスタレルを用いて論理回路おにび入出力回路を金属
配線により形成し、これをその最端部から所定距離離隔
して分割することに」；すｊツブを１９、これを収納し
て形成されでいるＩこめ、母体リイズを老成する必要が
なく生産管理上有利となる。また１枚のウェーハ上に１
−ツブを無駄なく配置できるためゲート使用率を高める
ことができる。
第１図は本発明における基本トランジスタビルとチップ
の構成を示す平面図、第２図はＣＭＯ８基本トランジス
タセルの一例を示す平面図、第３図および第４図は本発
明にお（）る入出力部の描成を示づ平面図、第５図は基
本トランジスタセルの構成を示す回路図、第６図は従来
のマスクスライスチップを示寸平面図である。 １・・・ウェーハ、２・・・基本トランジスタセル、３
・・・配線領域、４・・・配線パターン、５・・・パッ
ド、１０・・・分割線、１１・・・ｎチャネル１〜ラン
ジスクセル、１２・・・ｐヂャネルトランジスタセル、
１３・・・ｐウェル、１４・・・素子分離膜。 出願人代理人 佐 藤 −雄 第１図 第２図 第３図 コ 第４図 第５図 １１ト 」（− 第６図 手続補正書Ｃ方へジ 昭和６１年１０月１３日
の構成を示す平面図、第２図はＣＭＯ８基本トランジス
タセルの一例を示す平面図、第３図および第４図は本発
明にお（）る入出力部の描成を示づ平面図、第５図は基
本トランジスタセルの構成を示す回路図、第６図は従来
のマスクスライスチップを示寸平面図である。 １・・・ウェーハ、２・・・基本トランジスタセル、３
・・・配線領域、４・・・配線パターン、５・・・パッ
ド、１０・・・分割線、１１・・・ｎチャネル１〜ラン
ジスクセル、１２・・・ｐヂャネルトランジスタセル、
１３・・・ｐウェル、１４・・・素子分離膜。 出願人代理人 佐 藤 −雄 第１図 第２図 第３図 コ 第４図 第５図 １１ト 」（− 第６図 手続補正書Ｃ方へジ 昭和６１年１０月１３日
Claims (1)
- 【特許請求の範囲】 １、ウェーハ表面の全面にマトリクス状に配設された基
本トランジスタセルの一部を金属配線により配線して形
成した所望の論理回路およびその周囲に前記基本トラン
ジスタセルを用いて形成した入出力回路より成り、かつ
これらの最端部から所定距離離隔して分割されたチップ
を収納して成る半導体集積回路装置。 ２、基本トランジスタセルがＣＭＯＳ構成であり、かつ
ウェル領域が１以上のセル毎に分離されてなる特許請求
の範囲第１項記載の半導体集積回路装置。 ３、各入出力回路が複数の基本トランジスタセルを用い
て形成されたものである特許請求の範囲第１項または第
２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216831A JPS6276735A (ja) | 1985-09-30 | 1985-09-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60216831A JPS6276735A (ja) | 1985-09-30 | 1985-09-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6276735A true JPS6276735A (ja) | 1987-04-08 |
Family
ID=16694576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60216831A Pending JPS6276735A (ja) | 1985-09-30 | 1985-09-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6276735A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258871A (ja) * | 1988-07-23 | 1990-02-28 | Samsung Electron Co Ltd | ボーダーレスマスタスライス半導体装置 |
| JPH02283065A (ja) * | 1989-04-25 | 1990-11-20 | Nec Corp | ゲートアレイ型半導体集積回路の製造方法 |
| JPH03227061A (ja) * | 1990-01-31 | 1991-10-08 | Sharp Corp | マスタースライス方式ゲートアレイの製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207653A (ja) * | 1982-05-28 | 1983-12-03 | Toshiba Corp | 半導体集積回路用マスタ・ウェ−ハ |
| JPS6049648A (ja) * | 1983-08-30 | 1985-03-18 | Sumitomo Electric Ind Ltd | マスタスライスｉｃ |
-
1985
- 1985-09-30 JP JP60216831A patent/JPS6276735A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58207653A (ja) * | 1982-05-28 | 1983-12-03 | Toshiba Corp | 半導体集積回路用マスタ・ウェ−ハ |
| JPS6049648A (ja) * | 1983-08-30 | 1985-03-18 | Sumitomo Electric Ind Ltd | マスタスライスｉｃ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258871A (ja) * | 1988-07-23 | 1990-02-28 | Samsung Electron Co Ltd | ボーダーレスマスタスライス半導体装置 |
| JPH02283065A (ja) * | 1989-04-25 | 1990-11-20 | Nec Corp | ゲートアレイ型半導体集積回路の製造方法 |
| JPH03227061A (ja) * | 1990-01-31 | 1991-10-08 | Sharp Corp | マスタースライス方式ゲートアレイの製造方法 |
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