JPH01218056A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPH01218056A JPH01218056A JP63043479A JP4347988A JPH01218056A JP H01218056 A JPH01218056 A JP H01218056A JP 63043479 A JP63043479 A JP 63043479A JP 4347988 A JP4347988 A JP 4347988A JP H01218056 A JPH01218056 A JP H01218056A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体メモリの製造方法に係シ、特にＭＯＳ）
ランジスタとキャノ母シタとからなるダイナミ、り型メ
モリセルにおけるキャ／ＩＰシタの電荷蓄積用導電体と
トランジスタの不純物拡散層との電気的接続を得る方法
に関する。
ランジスタとキャノ母シタとからなるダイナミ、り型メ
モリセルにおけるキャ／ＩＰシタの電荷蓄積用導電体と
トランジスタの不純物拡散層との電気的接続を得る方法
に関する。
（従来の技術）
一般に、ＤＲＡＭ（ダイナミ、り型ランダムアクセスメ
モリ）のメモリセルとして、トランスフテｙ−）用の１
個のＭＯＳ）ランジスタと電荷記憶用の１ｇｈＩのキセ
ノ４シタとが用いられている。このキャパシタの構造と
して平面型、積み上げ型、溝堀シ型などがあり、ｆ＃堀
クシ型キャパシタ一例を第４図に示している。ここで、
４１は半導体基板、４２はフィールド酸化膜、４３は基
板の素子形成領域の一部に掘られた溝、４４は溝内表面
に形成された第１の絶縁膜、４５は上・記第１の絶縁膜
上に形成されたキャパシタ用の電荷蓄積層、４６は上記
電荷蓄積層上に形成されたキヤ、４シタ用絶縁膜、４７
は上記ギヤ／４’シタ用絶縁膜上に形成されたキャパシ
タ電極用導電体であシ、この導電体４２の一部は前記溝
４３内に埋め込まれている。
モリ）のメモリセルとして、トランスフテｙ−）用の１
個のＭＯＳ）ランジスタと電荷記憶用の１ｇｈＩのキセ
ノ４シタとが用いられている。このキャパシタの構造と
して平面型、積み上げ型、溝堀シ型などがあり、ｆ＃堀
クシ型キャパシタ一例を第４図に示している。ここで、
４１は半導体基板、４２はフィールド酸化膜、４３は基
板の素子形成領域の一部に掘られた溝、４４は溝内表面
に形成された第１の絶縁膜、４５は上・記第１の絶縁膜
上に形成されたキャパシタ用の電荷蓄積層、４６は上記
電荷蓄積層上に形成されたキヤ、４シタ用絶縁膜、４７
は上記ギヤ／４’シタ用絶縁膜上に形成されたキャパシ
タ電極用導電体であシ、この導電体４２の一部は前記溝
４３内に埋め込まれている。
４８は基板の素子形成領域上の一部に設けられたＭＯＳ
）ランジスタ用ゲート絶縁膜、４９はグー）電極、５０
および５１は基板表面に形成されたソースあるいはドレ
イン領域用の不純物拡散層である。さらに、上記ＭＯＳ
トランジスタの一方の不純物拡散層５１と前記キャパシ
タ用の電荷蓄積層４５との電気的接続を行うためＫ、基
板表面上の絶縁膜４４の一部にマスク合わせによるエツ
チングによシ窓部５３を開孔しておき、電荷蓄積層４５
から窓部５３を通して基板中に不純物を拡散させて導電
層５６を形成しておシ、この導電層５６を介して前記電
気的接続を得ている。なお、５４は層間絶縁膜、５５は
ピット線用の配線である。
）ランジスタ用ゲート絶縁膜、４９はグー）電極、５０
および５１は基板表面に形成されたソースあるいはドレ
イン領域用の不純物拡散層である。さらに、上記ＭＯＳ
トランジスタの一方の不純物拡散層５１と前記キャパシ
タ用の電荷蓄積層４５との電気的接続を行うためＫ、基
板表面上の絶縁膜４４の一部にマスク合わせによるエツ
チングによシ窓部５３を開孔しておき、電荷蓄積層４５
から窓部５３を通して基板中に不純物を拡散させて導電
層５６を形成しておシ、この導電層５６を介して前記電
気的接続を得ている。なお、５４は層間絶縁膜、５５は
ピット線用の配線である。
しかし、上記したように、半導体基板４１と電荷蓄積層
４５との短絡を防ぐための絶縁膜４４の一部をマスク合
わせＫよるエツチングによシ開孔して窓部５３を形成す
る際、窓部５３と電荷蓄積層４５との合わせずれを防ぐ
ための余裕為をとらねばならず、また窓部５３と溝４３
との合わせずれを防ぐための余裕すをとらねばならない
。このため、これらの余裕ａ、ｂ分だけメモリセル面積
が大きくなシ、メモリセルの集積度を上げる際の妨げと
なる。また、窓部５３を形成する際、マスクの合わせず
れが大きいと、窓部５３を通しての不純物拡散によ多形
成される導電層５６とトランジスタの不純物拡散Ｎ５ノ
との間にオフセットが生じ、両者の電気的接続が十分に
とれないおそれがある。
４５との短絡を防ぐための絶縁膜４４の一部をマスク合
わせＫよるエツチングによシ開孔して窓部５３を形成す
る際、窓部５３と電荷蓄積層４５との合わせずれを防ぐ
ための余裕為をとらねばならず、また窓部５３と溝４３
との合わせずれを防ぐための余裕すをとらねばならない
。このため、これらの余裕ａ、ｂ分だけメモリセル面積
が大きくなシ、メモリセルの集積度を上げる際の妨げと
なる。また、窓部５３を形成する際、マスクの合わせず
れが大きいと、窓部５３を通しての不純物拡散によ多形
成される導電層５６とトランジスタの不純物拡散Ｎ５ノ
との間にオフセットが生じ、両者の電気的接続が十分に
とれないおそれがある。
一方、ＭＯＳトランジスタの微細化のために、基板表面
のソースあるいはドレイン領域用の不純物拡散層と基板
上の第一層目の多結晶シリコン層と第二層目の多結晶シ
リコン層とを１個のコンタクト開孔部を通してアルミニ
ウム配線により接続する集積回路が特開昭５８−２１５
０５５号公報に開示されている。また、基板表面の不純
物拡散層と基板上の第一層目の多結晶半導体層とを第二
層目の多結晶半導体層によシ接続する配線コンタクト構
造が特開昭５４−４０５８０号公報に開示されている。
のソースあるいはドレイン領域用の不純物拡散層と基板
上の第一層目の多結晶シリコン層と第二層目の多結晶シ
リコン層とを１個のコンタクト開孔部を通してアルミニ
ウム配線により接続する集積回路が特開昭５８−２１５
０５５号公報に開示されている。また、基板表面の不純
物拡散層と基板上の第一層目の多結晶半導体層とを第二
層目の多結晶半導体層によシ接続する配線コンタクト構
造が特開昭５４−４０５８０号公報に開示されている。
しかし、上記各公報には、キャパシタの電荷蓄積層とキ
ャパシタ電極用導電体との絶縁を確保すると同時に、ダ
イナミック屋メモリセルの微細化を図る製造方法は何ら
示唆されていない。
ャパシタ電極用導電体との絶縁を確保すると同時に、ダ
イナミック屋メモリセルの微細化を図る製造方法は何ら
示唆されていない。
（発明が解決しようとする課題）
本発明は、上記したようにキャパシタ用の電荷蓄積層と
ＭＯＳ）ランジスタの拡散層との間の電気的接続をとゐ
際、マスク合わせの余裕を必要とし、マスク合わせずれ
が大きい場合に十分な電気的接続がとれなくなシ、メモ
リセルの微細化上不利であるという問題点を解決すべく
なされたもので、上記マスク合わせの余裕をとる必要が
なく、キャパシタ用の電荷蓄積層とＭＯＳ）ランジスタ
の拡散層との電気的接続を十分にとることができ、メモ
リセルの集積度を向上し得る半導体メモリの製造方法を
提供することを目的とする。
ＭＯＳ）ランジスタの拡散層との間の電気的接続をとゐ
際、マスク合わせの余裕を必要とし、マスク合わせずれ
が大きい場合に十分な電気的接続がとれなくなシ、メモ
リセルの微細化上不利であるという問題点を解決すべく
なされたもので、上記マスク合わせの余裕をとる必要が
なく、キャパシタ用の電荷蓄積層とＭＯＳ）ランジスタ
の拡散層との電気的接続を十分にとることができ、メモ
リセルの集積度を向上し得る半導体メモリの製造方法を
提供することを目的とする。
［発明の構成］
（ｖ＄題を解決するための手段）
特定発明に係る半導体メモリの製造方法は、半導体基板
上に第１の絶縁膜を形成し、この第１の絶縁膜上にダイ
ナきツク型メモリセルのキャパシタの電荷蓄積層用の第
１の導電体を形成し、この第１の導電体上に耐酸化性の
あるキャパシタ用絶縁膜を形成し、このキャパシタ用絶
縁膜上にこの絶縁膜の一部が露出するようにキャパシタ
電極用の第２の導電体を形成し、この第２の導電体上に
第１の酸化膜を形成し、上記キャパシタ用絶縁膜の露出
部分の近傍で半導体基板に前記メモリセルのトランスフ
ァゲート用のＭＯＳ）ランジスタの少なくともゲート電
極を形成し、上記キャパシタ用絶縁膜の露出部分および
前記ＭＯＳトランジスタの不純物拡散層のコンタクト予
定領域に対応する半導体基板表面上の絶縁膜を工、チン
グして前記第１の導電体の一部および半導体基板表面の
一部をそれぞれ露出させ、半導体基板表面上および第１
の導電体上ならびに第１の酸化膜上に接続用の第３の導
電体を形成し、との第３の導電体を介して前記第１の導
電体と前記ＭＯ８）？ンジスタの拡散層との電気的接続
を行うことを特徴とする。
上に第１の絶縁膜を形成し、この第１の絶縁膜上にダイ
ナきツク型メモリセルのキャパシタの電荷蓄積層用の第
１の導電体を形成し、この第１の導電体上に耐酸化性の
あるキャパシタ用絶縁膜を形成し、このキャパシタ用絶
縁膜上にこの絶縁膜の一部が露出するようにキャパシタ
電極用の第２の導電体を形成し、この第２の導電体上に
第１の酸化膜を形成し、上記キャパシタ用絶縁膜の露出
部分の近傍で半導体基板に前記メモリセルのトランスフ
ァゲート用のＭＯＳ）ランジスタの少なくともゲート電
極を形成し、上記キャパシタ用絶縁膜の露出部分および
前記ＭＯＳトランジスタの不純物拡散層のコンタクト予
定領域に対応する半導体基板表面上の絶縁膜を工、チン
グして前記第１の導電体の一部および半導体基板表面の
一部をそれぞれ露出させ、半導体基板表面上および第１
の導電体上ならびに第１の酸化膜上に接続用の第３の導
電体を形成し、との第３の導電体を介して前記第１の導
電体と前記ＭＯ８）？ンジスタの拡散層との電気的接続
を行うことを特徴とする。
また、第１の関連発明に係る半導体メモリの製造方法は
、前記ＭＯＳトランジスタのゲート電極を形成した彼、
接続用導電体を形成する前に、 ＭＯＳトランジスタの
ｅ−）電極を覆うように第３の絶縁膜を形成することを
特徴とする。
、前記ＭＯＳトランジスタのゲート電極を形成した彼、
接続用導電体を形成する前に、 ＭＯＳトランジスタの
ｅ−）電極を覆うように第３の絶縁膜を形成することを
特徴とする。
また、第２の関連発明に係る半導体メモリの製造方法は
、前記第１の絶縁膜を形成した後、キャパシタ用電荷蓄
積層を形成する前に、半導体基板に溝を形成し、この溝
の内面に第２の絶縁膜を形成しておぎ、上記ｍ１の絶縁
膜上および第２の絶縁膜上にキャパシタ用電荷蓄積層を
形成することを特徴とする。
、前記第１の絶縁膜を形成した後、キャパシタ用電荷蓄
積層を形成する前に、半導体基板に溝を形成し、この溝
の内面に第２の絶縁膜を形成しておぎ、上記ｍ１の絶縁
膜上および第２の絶縁膜上にキャパシタ用電荷蓄積層を
形成することを特徴とする。
（作用）
上記特定発明に係る製造方法によれば、接続用導電体を
形成する際にキヤ／４シタ電極用導電体が酸化ＭＥよシ
覆われているので、キヤ／４シタ電極用導電体とキャパ
シタ用電荷蓄積層との短絡が生じないように電荷蓄積層
とＭＯＳ）？ンジスタの不純物拡散層との電気的接続を
得ることができる。
形成する際にキヤ／４シタ電極用導電体が酸化ＭＥよシ
覆われているので、キヤ／４シタ電極用導電体とキャパ
シタ用電荷蓄積層との短絡が生じないように電荷蓄積層
とＭＯＳ）？ンジスタの不純物拡散層との電気的接続を
得ることができる。
この際、マスク合わせの余裕をとる必要がないので、そ
の分だけメモリセルサイズの短縮が可能である。また、
上記不純物拡散層と接続用導電体とがオフセット構造に
なることはなく、前記電気的接続が十分に得られる。
の分だけメモリセルサイズの短縮が可能である。また、
上記不純物拡散層と接続用導電体とがオフセット構造に
なることはなく、前記電気的接続が十分に得られる。
また、第１の関連発明に係る製造方法によれば、ＭＯＳ
）ランジスタのゲート電極に対して第３の導電体をセル
ファラインで位置決めすることが可能になる。
）ランジスタのゲート電極に対して第３の導電体をセル
ファラインで位置決めすることが可能になる。
また、第２の関連発明に係る製造方法によれば、溝堀り
７塁キャパシタを用いたメモリセルを微細化することが
可能になる。
７塁キャパシタを用いたメモリセルを微細化することが
可能になる。
（実施例）
以下、本発明の一実施例を第１図乃至第３図を参照して
説明する。
説明する。
第１図において、１はダイナミック型メモリ集積回路用
のＰ型の半導体基板であシ、この一部に素子領域（たと
えばメモリセル）分離のために、厚さ４０００１程度の
フィールド酸化膜２を選択的に形成する０次に、このフ
ィールド酸化膜２の一部と共に素子領域の半導体基板の
一部をエツチングし、半導体基板ＩＫ例えば開口０，７
μｍ角、深さ４μｍの溝３を形成する１次に、半導体基
板１上および上記溝３の内面（内壁および底部）に厚さ
５００〜１００ＯＸの絶縁膜（本例では酸化膜）４を形
成する０次に、この酸化膜４上に、厚さ１０００１程度
のリンを不純物としてドープした第１の多結晶シリコン
５を形成する１次に、この第１の多結晶シリコン５上に
、厚さ５０〜７０Ｘ程度の薄い耐酸化性膜（たとえば窒
化シリコン膜）を形成し、この上に厚さ２０〜４０Ｘの
酸化膜を形成して、上記耐酸化性膜と酸化膜との二層か
らなるキャパシタ用絶縁膜６を形成する。
のＰ型の半導体基板であシ、この一部に素子領域（たと
えばメモリセル）分離のために、厚さ４０００１程度の
フィールド酸化膜２を選択的に形成する０次に、このフ
ィールド酸化膜２の一部と共に素子領域の半導体基板の
一部をエツチングし、半導体基板ＩＫ例えば開口０，７
μｍ角、深さ４μｍの溝３を形成する１次に、半導体基
板１上および上記溝３の内面（内壁および底部）に厚さ
５００〜１００ＯＸの絶縁膜（本例では酸化膜）４を形
成する０次に、この酸化膜４上に、厚さ１０００１程度
のリンを不純物としてドープした第１の多結晶シリコン
５を形成する１次に、この第１の多結晶シリコン５上に
、厚さ５０〜７０Ｘ程度の薄い耐酸化性膜（たとえば窒
化シリコン膜）を形成し、この上に厚さ２０〜４０Ｘの
酸化膜を形成して、上記耐酸化性膜と酸化膜との二層か
らなるキャパシタ用絶縁膜６を形成する。
次に、第２図に示すように、上に厚さ１００ＯＸ程度の
リンをドープした第２の多結晶シリコン７を形成し、前
記キャパシタ用絶縁膜６の一部が露出するように上記第
２の多結晶シリコン７をノ々ターニングする。
リンをドープした第２の多結晶シリコン７を形成し、前
記キャパシタ用絶縁膜６の一部が露出するように上記第
２の多結晶シリコン７をノ々ターニングする。
次に、上記第２の多結晶シリコン膜上に厚さ５００Ｘ程
度の酸化膜８を形成する。このとき、この第１の多結晶
シリコン５の上面には前記キャパシタ用絶縁膜６が存在
するので上記酸化膜８が形成されることはない。
度の酸化膜８を形成する。このとき、この第１の多結晶
シリコン５の上面には前記キャパシタ用絶縁膜６が存在
するので上記酸化膜８が形成されることはない。
次に、第３図に示すように、素子領域上の絶縁膜を除去
し、素子領域上で上記電荷蓄積層５に対向する部分に通
常の工程によシトランスファゲート用のＭＯＳ）ランジ
スタ（ゲート絶縁膜１０、ゲート電極１１およびソース
あるいはドレイン領域用の不純物拡散層ｚｚ、ｘｓ）を
形成する０次に、上記ＭＯＳトランジスタの？−）電極
１１を覆うように絶縁膜１４を形成した後、前記キャパ
シタ用絶縁膜６の露出部分および基板表面の絶縁膜の一
部を除去して、電荷蓄積層５の一部および不純物拡散層
１３の一部を露出させる。次に、上記絶縁膜１４上、基
板表面上、前記電荷８８層５の露出部上に厚さ５００〜
１０００＾程度のリンをドープした第３の多結晶シリコ
ン１５を形成し、この第３の多結晶シリコン１５に加速
したリンイオンを打ち込み、第３の多結晶シリコン１５
とＭＯＳ）ランゾスタの不純物拡散層１３との電気的接
続を得る０次に、再び加速したリンイオンを上記第３の
多結晶シリコン１５に打ち込み、この第３の多結晶シリ
コン１５と電荷蓄８を層５との間の電気的接続を得る。
し、素子領域上で上記電荷蓄積層５に対向する部分に通
常の工程によシトランスファゲート用のＭＯＳ）ランジ
スタ（ゲート絶縁膜１０、ゲート電極１１およびソース
あるいはドレイン領域用の不純物拡散層ｚｚ、ｘｓ）を
形成する０次に、上記ＭＯＳトランジスタの？−）電極
１１を覆うように絶縁膜１４を形成した後、前記キャパ
シタ用絶縁膜６の露出部分および基板表面の絶縁膜の一
部を除去して、電荷蓄積層５の一部および不純物拡散層
１３の一部を露出させる。次に、上記絶縁膜１４上、基
板表面上、前記電荷８８層５の露出部上に厚さ５００〜
１０００＾程度のリンをドープした第３の多結晶シリコ
ン１５を形成し、この第３の多結晶シリコン１５に加速
したリンイオンを打ち込み、第３の多結晶シリコン１５
とＭＯＳ）ランゾスタの不純物拡散層１３との電気的接
続を得る０次に、再び加速したリンイオンを上記第３の
多結晶シリコン１５に打ち込み、この第３の多結晶シリ
コン１５と電荷蓄８を層５との間の電気的接続を得る。
上記第３の多結晶シリコン１５を形成するとき、キャパ
シタ電極用導体１は酸化膜８によシ覆われているので、
このキャパシタ電極用導体７と電荷蓄積層５とが上記第
３の多結晶シリコン１５によシミ気的に接続されること
はなく、キャパシタが短絡することはない、この後、基
板上に厚い絶縁膜１６を形成し、さらに通常の工程によ
シビット線用配綜１７を形成する。
シタ電極用導体１は酸化膜８によシ覆われているので、
このキャパシタ電極用導体７と電荷蓄積層５とが上記第
３の多結晶シリコン１５によシミ気的に接続されること
はなく、キャパシタが短絡することはない、この後、基
板上に厚い絶縁膜１６を形成し、さらに通常の工程によ
シビット線用配綜１７を形成する。
上記製造方法によれば、キャパシタ用の電荷蓄積層であ
る第１の多結晶シリコン５とＭＯＳ）２ンジスタの不純
物拡散層１３との電気的接続を、キャパシタ電極用導体
１との短絡が生じないように第３の多結晶シリコン８を
介して得ることができる。この際、マスク合わせの余裕
が必要なく、その分だけメモリセルサイズを縮小するこ
とが可能になる。また、上記不純物拡散層１３と第３の
多結晶シリコン１５とがオフセット構造になることはな
く、上記不純物拡散層１３と電荷蓄積層５との電気的接
続が十分に得られる。
る第１の多結晶シリコン５とＭＯＳ）２ンジスタの不純
物拡散層１３との電気的接続を、キャパシタ電極用導体
１との短絡が生じないように第３の多結晶シリコン８を
介して得ることができる。この際、マスク合わせの余裕
が必要なく、その分だけメモリセルサイズを縮小するこ
とが可能になる。また、上記不純物拡散層１３と第３の
多結晶シリコン１５とがオフセット構造になることはな
く、上記不純物拡散層１３と電荷蓄積層５との電気的接
続が十分に得られる。
なお、上記実施例では、キャノクシタ用胞級膜として窒
化シリコ／膜上に酸化膜を形成する二層構造を示したが
、逆に酸化膜上に窒化シリコン膜を形成する二ＩＷＪ構
造を用いてもよく、さらには窒化シリコン膜を酸化膜で
挾んだ三層構造とか窒化シリコン膜の単層構造を用いて
もよい。
化シリコ／膜上に酸化膜を形成する二層構造を示したが
、逆に酸化膜上に窒化シリコン膜を形成する二ＩＷＪ構
造を用いてもよく、さらには窒化シリコン膜を酸化膜で
挾んだ三層構造とか窒化シリコン膜の単層構造を用いて
もよい。
また、前記各多結晶シリコン５ 、７ 、１５にドープ
する不純物はそれぞれ砒素でもよい、また、第３の多結
晶シリコン１５とＭＯＳトランジスタの不純物拡散層１
３との電気的接続を得るイオン打ち込みと、第３の多結
晶シリコン１５と第１の多結晶シリコン５との電気的接
続を得るイオン打ち込みとを同時に行ってもよい。また
、上記イオン打ち込みにおいて、打ち込むイオンは砒素
でもよい。
する不純物はそれぞれ砒素でもよい、また、第３の多結
晶シリコン１５とＭＯＳトランジスタの不純物拡散層１
３との電気的接続を得るイオン打ち込みと、第３の多結
晶シリコン１５と第１の多結晶シリコン５との電気的接
続を得るイオン打ち込みとを同時に行ってもよい。また
、上記イオン打ち込みにおいて、打ち込むイオンは砒素
でもよい。
また、上記実施例では、ＭＯＳ）ランジスタの不純物拡
散層１２．１３を形成したのち、第３の多結晶シリコン
１５のイオン打ち込みＫよって上記拡散層１２．１３の
一方とのコンタクトをとったが、コンタクトをとるため
のイオン打ち込みＫよって同時ＫＭＯＳトランジスタの
不純物形成層を形成してもよい。また、第３の多結晶シ
リコン１５とＭＯＳ）ランジスタの不純物拡散層１３と
のコンタクトを、イオン打ち込みに代えて熱工程による
不純物拡散によって行ってもよい、同様Ｋ ｓ ５Ｊ
３の多結晶シリコン１５と第１の多結晶シリコン５〆 とのコンタクトを、熱工程による不純物拡散によって行
ってもよい。
散層１２．１３を形成したのち、第３の多結晶シリコン
１５のイオン打ち込みＫよって上記拡散層１２．１３の
一方とのコンタクトをとったが、コンタクトをとるため
のイオン打ち込みＫよって同時ＫＭＯＳトランジスタの
不純物形成層を形成してもよい。また、第３の多結晶シ
リコン１５とＭＯＳ）ランジスタの不純物拡散層１３と
のコンタクトを、イオン打ち込みに代えて熱工程による
不純物拡散によって行ってもよい、同様Ｋ ｓ ５Ｊ
３の多結晶シリコン１５と第１の多結晶シリコン５〆 とのコンタクトを、熱工程による不純物拡散によって行
ってもよい。
また、前記第３の多結晶シリコンＪ５に代えてシリサイ
ドを用いてもよい。
ドを用いてもよい。
また、上記実施例では、ＭＯＳ）ランジスタのゲート電
極１１を絶縁膜１４で覆った後で第３の多結晶シリコン
１５を形成したので、ゲート電極１１１１Ｃ対して第３
の多結晶シリコン１５をセル７アラインで位置決めする
ことが可能になっている。
極１１を絶縁膜１４で覆った後で第３の多結晶シリコン
１５を形成したので、ゲート電極１１１１Ｃ対して第３
の多結晶シリコン１５をセル７アラインで位置決めする
ことが可能になっている。
また、上記実施例は、溝堀シ型キャノクシタを用いたメ
モリセルの形成方法を示したが、平面型キャパシタ、積
み上げ型キャパシタを用いる場合にも本発明を適用でき
る。この場合、前記実施例における半導体基板に溝を堀
る工程を省略し得る。
モリセルの形成方法を示したが、平面型キャパシタ、積
み上げ型キャパシタを用いる場合にも本発明を適用でき
る。この場合、前記実施例における半導体基板に溝を堀
る工程を省略し得る。
［発明の効果］
以上詳述したように本発明によれば、キャパシタ用の電
荷蓄積層とＭＯＳ）ランジスタの拡散層との間の電気的
接続をとる際、マスク合わせの余裕をとる必要がなく、
キャパシタ用の電荷蓄積層とＭＯＳ）ランジスタの拡散
層との電気的接続を十分にとることができ、メモリセル
の集積度を向上し得る半導体メモリの製造方法を提供で
きる。
荷蓄積層とＭＯＳ）ランジスタの拡散層との間の電気的
接続をとる際、マスク合わせの余裕をとる必要がなく、
キャパシタ用の電荷蓄積層とＭＯＳ）ランジスタの拡散
層との電気的接続を十分にとることができ、メモリセル
の集積度を向上し得る半導体メモリの製造方法を提供で
きる。
第１図乃至第３図は本発明の半導体メモリの製造方法の
一実施例に係る製造工程を示す断面図、第４図は従来の
半導体メモリを示す断面図である。 １・・・半導体基板、３・・・溝、４，１４．１６・・
・絶縁膜、５・・・第１の多結晶シリコン、６・・・キ
ャパシタ用絶縁膜、７・・・第２の多結晶シリコン、８
・・・酸化膜、１０・・・ゲート絶縁膜、１１・・・ゲ
ート電極、１２．１３・・・不純物拡散層、１５・・・
第３の多結晶シリコン、１７・・・ビット線用配線。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図
一実施例に係る製造工程を示す断面図、第４図は従来の
半導体メモリを示す断面図である。 １・・・半導体基板、３・・・溝、４，１４．１６・・
・絶縁膜、５・・・第１の多結晶シリコン、６・・・キ
ャパシタ用絶縁膜、７・・・第２の多結晶シリコン、８
・・・酸化膜、１０・・・ゲート絶縁膜、１１・・・ゲ
ート電極、１２．１３・・・不純物拡散層、１５・・・
第３の多結晶シリコン、１７・・・ビット線用配線。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 第４図
Claims (3)
- （１）半導体基板上に第１の絶縁膜を形成する工程と、
上記第１の絶縁膜上にメモリセル用キャパシタの電荷蓄
積層用の第１の導電体を形成する工程と、上記第１の導
電体上に耐酸化性のあるキャパシタ用絶縁膜を形成する
工程と、上記キャパシタ用絶縁膜上にこの絶縁腕の一部
が露出するようにキャパシタ電極用の第２の導電体を形
成する工程と、上記第２の導電体上に第１の酸化膜を形
成する工程と、上記キャパシタ用絶縁膜の露出部分の近
傍の半導体基板上にメモリセルのトランスファゲート用
のＭＯＳトランジスタの少なくともゲート電極を形成す
る工程と、前記キャパシタ用絶縁膜の露出部分および前
記ＭＯＳトランジスタの不純物拡散層のコンタクト予定
領域に対応する半導体基板表面上の絶縁膜をエッチング
して前記第１の導電体の一部および半導体基板・表面の
一部をそれぞれ露出させる工程と、上記半導体基板表面
の露出部上および前記第１の導電体の露出部上および前
記第１の酸化膜上に第３の導電体を形成する工程と、上
記第３の導電体と前記ＭＯＳトランジスタの不純物拡散
層とのコンタクト部および上記第３の導電体と前記第１
の導電体とのコンタクト部の電気的接続をとる工程とを
具備することを特徴とする半導体メモリの製造方法。 - （２）前記ゲート電極を形成する工程と前記第１の導電
体の一部および前記半導体基板表面の一部をそれぞれ露
出させる工程との間に、前記ゲート電極を覆うように絶
縁膜を形成する工程をさらに具備することを特徴とする
請求項１記載の半導体メモリの製造方法。 - （３）前記第１の絶縁膜を形成する工程の後で半導体基
板に溝堀り型キャパシタを形成するための溝を堀り、こ
の溝の内面に第２の絶縁膜を形成する工程をさらに具備
し、この第２の絶縁膜上および前記第１の絶縁膜上に前
記第１の導電体を形成することを特徴とする請求項１ま
たは請求項２記載の半導体メモリの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043479A JPH0821685B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体メモリの製造方法 |
| KR1019890002232A KR920003444B1 (ko) | 1988-02-26 | 1989-02-25 | 반도체메모리의 제조방법 |
| US07/646,496 US5187566A (en) | 1988-02-26 | 1991-01-28 | Semiconductor memory and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63043479A JPH0821685B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01218056A true JPH01218056A (ja) | 1989-08-31 |
| JPH0821685B2 JPH0821685B2 (ja) | 1996-03-04 |
Family
ID=12664859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63043479A Expired - Fee Related JPH0821685B2 (ja) | 1988-02-26 | 1988-02-26 | 半導体メモリの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5187566A (ja) |
| JP (1) | JPH0821685B2 (ja) |
| KR (1) | KR920003444B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0503199A2 (en) * | 1991-03-13 | 1992-09-16 | Sharp Kabushiki Kaisha | Dynamic RAM and process for producing same |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5442584A (en) * | 1993-09-14 | 1995-08-15 | Goldstar Electron Co., Ltd. | Semiconductor memory device and method for fabricating the same dynamic random access memory device construction |
| US5705437A (en) * | 1996-09-25 | 1998-01-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench free process for SRAM |
| US6222254B1 (en) * | 1997-03-31 | 2001-04-24 | Intel Corporation | Thermal conducting trench in a semiconductor structure and method for forming the same |
| US7067406B2 (en) * | 1997-03-31 | 2006-06-27 | Intel Corporation | Thermal conducting trench in a semiconductor structure and method for forming the same |
| US5998821A (en) * | 1997-05-21 | 1999-12-07 | Kabushiki Kaisha Toshiba | Dynamic ram structure having a trench capacitor |
| TW402809B (en) * | 1997-10-18 | 2000-08-21 | United Microelectronics Corp | The manufacture method of electrical charge storage structure |
| KR100258203B1 (ko) * | 1997-12-29 | 2000-06-01 | 김영환 | 아날로그 반도체 소자의 제조방법 |
| US8587045B2 (en) | 2010-08-13 | 2013-11-19 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of forming the same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440580A (en) * | 1977-09-07 | 1979-03-30 | Hitachi Ltd | Wiring contact structure of semiconductor device |
| JPS60224260A (ja) * | 1984-04-20 | 1985-11-08 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215055A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| DE3565339D1 (en) * | 1984-04-19 | 1988-11-03 | Nippon Telegraph & Telephone | Semiconductor memory device and method of manufacturing the same |
| JPS6156445A (ja) * | 1984-08-28 | 1986-03-22 | Toshiba Corp | 半導体装置 |
| JPS6167955A (ja) * | 1984-09-11 | 1986-04-08 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
| JPS61166157A (ja) * | 1985-01-18 | 1986-07-26 | Hitachi Ltd | 半導体記憶装置 |
| DE3780840T2 (de) * | 1986-03-03 | 1993-03-25 | Fujitsu Ltd | Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff. |
| US4686552A (en) * | 1986-05-20 | 1987-08-11 | Motorola, Inc. | Integrated circuit trench cell |
| US4785337A (en) * | 1986-10-17 | 1988-11-15 | International Business Machines Corporation | Dynamic ram cell having shared trench storage capacitor with sidewall-defined bridge contacts and gate electrodes |
| US4801988A (en) * | 1986-10-31 | 1989-01-31 | International Business Machines Corporation | Semiconductor trench capacitor cell with merged isolation and node trench construction |
| US4888820A (en) * | 1988-12-06 | 1989-12-19 | Texas Instruments Incorporated | Stacked insulating film including yttrium oxide |
-
1988
- 1988-02-26 JP JP63043479A patent/JPH0821685B2/ja not_active Expired - Fee Related
-
1989
- 1989-02-25 KR KR1019890002232A patent/KR920003444B1/ko not_active IP Right Cessation
-
1991
- 1991-01-28 US US07/646,496 patent/US5187566A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440580A (en) * | 1977-09-07 | 1979-03-30 | Hitachi Ltd | Wiring contact structure of semiconductor device |
| JPS60224260A (ja) * | 1984-04-20 | 1985-11-08 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0503199A2 (en) * | 1991-03-13 | 1992-09-16 | Sharp Kabushiki Kaisha | Dynamic RAM and process for producing same |
| US5606189A (en) * | 1991-03-13 | 1997-02-25 | Sharp Kabushiki Kaisha | Dynamic RAM trench capacitor device with contact strap |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821685B2 (ja) | 1996-03-04 |
| KR890013800A (ko) | 1989-09-26 |
| KR920003444B1 (ko) | 1992-05-01 |
| US5187566A (en) | 1993-02-16 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |