JPS63229846A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63229846A JPS63229846A JP62066562A JP6656287A JPS63229846A JP S63229846 A JPS63229846 A JP S63229846A JP 62066562 A JP62066562 A JP 62066562A JP 6656287 A JP6656287 A JP 6656287A JP S63229846 A JPS63229846 A JP S63229846A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Non-Volatile Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に積層構造の
ポリシリコン薄膜を電極とした容量素子を備えた半導体
装置の製造方法に関する。
ポリシリコン薄膜を電極とした容量素子を備えた半導体
装置の製造方法に関する。
従来、この種の半導体装置は、第４図（ａ）、第４図（
ｂ）に示す様に製造される。（第４図（ｂ）は第４図（
ａ）の部分拡大をした断面図である。１ＭＯＳ型トラン
ジスタのゲート酸化膜６８を形成し、その後置１のポリ
シリコン薄膜４９をＣＶＤ法によシ堆積し、ＭＯＳ型ト
ランジスタのゲート電極および容量素子の第１の電極を
形成し、続いて容量素子の銹電体材料として、シリコン
酸化膜５２を熱酸化法により形成する。このとき、ＭＯ
Ｓ型トランジスタのゲート電極として用いる第１のポリ
シリコン薄膜４９も同時に熱酸化される。
ｂ）に示す様に製造される。（第４図（ｂ）は第４図（
ａ）の部分拡大をした断面図である。１ＭＯＳ型トラン
ジスタのゲート酸化膜６８を形成し、その後置１のポリ
シリコン薄膜４９をＣＶＤ法によシ堆積し、ＭＯＳ型ト
ランジスタのゲート電極および容量素子の第１の電極を
形成し、続いて容量素子の銹電体材料として、シリコン
酸化膜５２を熱酸化法により形成する。このとき、ＭＯ
Ｓ型トランジスタのゲート電極として用いる第１のポリ
シリコン薄膜４９も同時に熱酸化される。
続いて、容量素子の第２の電極として用いる第２のポリ
シリコン薄膜５１をＣＶＤ法により堆積し、容量素子を
構成する。
シリコン薄膜５１をＣＶＤ法により堆積し、容量素子を
構成する。
その後、熱酸化された第１のポリシリコン薄膜４９をマ
スクとして、ソースおよびドレインをイオン注入法によ
り形成し、さらにその後高濃度ＰＳＧ３５および低濃度
ＰＥＧ ３７をＣＶＤ法により連続で堆積し、層間絶縁
膜を形成する。続いて、コンタクトホールを開口し、ア
ルミニウム４６の電極を形成し、半導体装置を完成１−
ていた。
スクとして、ソースおよびドレインをイオン注入法によ
り形成し、さらにその後高濃度ＰＳＧ３５および低濃度
ＰＥＧ ３７をＣＶＤ法により連続で堆積し、層間絶縁
膜を形成する。続いて、コンタクトホールを開口し、ア
ルミニウム４６の電極を形成し、半導体装置を完成１−
ていた。
前述した従来の半導体装置の製造方法では、容量素子の
誘電体材料と１７で用いる熱酸化膜を形成する際、ＭＯ
Ｓ型トランジスタのゲート電極として用いる第１のポリ
シリコン薄膜も同時に酸化され、第４図（ｂ）内に示す
様に、ゲート電極である第１のポリシリコン薄膜４９の
エツジ部でポリシリコン薄膜の酸化が増進され、結果と
してＭＯＳ型トランジスタのソースおよびドレイン拡散
層近傍６２（ゲート酸化膜厚不変部６］の周囲）でゲー
ト酸化膜６８の厚さが厚くなり、相互コンダクタンスｇ
ｍが低下すると供に、第１のポリシリコン薄膜中に添加
されたリンネ細物濃度の分散等によりシリコン酸化膜厚
が分散し、結果として相互コンダクタンスｇｍが不安定
となり、微細化プロセスに於ける高速化という点で大き
な欠点となる。
誘電体材料と１７で用いる熱酸化膜を形成する際、ＭＯ
Ｓ型トランジスタのゲート電極として用いる第１のポリ
シリコン薄膜も同時に酸化され、第４図（ｂ）内に示す
様に、ゲート電極である第１のポリシリコン薄膜４９の
エツジ部でポリシリコン薄膜の酸化が増進され、結果と
してＭＯＳ型トランジスタのソースおよびドレイン拡散
層近傍６２（ゲート酸化膜厚不変部６］の周囲）でゲー
ト酸化膜６８の厚さが厚くなり、相互コンダクタンスｇ
ｍが低下すると供に、第１のポリシリコン薄膜中に添加
されたリンネ細物濃度の分散等によりシリコン酸化膜厚
が分散し、結果として相互コンダクタンスｇｍが不安定
となり、微細化プロセスに於ける高速化という点で大き
な欠点となる。
また、同一半導体基板上に形成された容量素子の単位面
積当りの容量値を拡散工程中で補正する場合は、容量素
子の誘電体材料であるポリシリコン酸化膜厚を調整し、
規定の容量値を得る訳であるが、− 従来の半導体装置の製造方法では、容量値を補正するた
めに、ポリシリコン酸化膜厚を可変することにより、Ｍ
ＯＳ型トランジスタのゲート電極に用いているポリシリ
コン酸化膜厚も同時に可変するため、ＭＯＳ型トランジ
スタのソースおよびドレイン形成をゲートポリシリコン
のセルファライン構造で形成する場合は、ゲートポリシ
リコン幅、即ちＭＯＳ型トランジスタのチャンネル長り
が変化し、結果としてトランジスタ特性が変動し、微細
化デバイスに於ては大きな欠点となる。
積当りの容量値を拡散工程中で補正する場合は、容量素
子の誘電体材料であるポリシリコン酸化膜厚を調整し、
規定の容量値を得る訳であるが、− 従来の半導体装置の製造方法では、容量値を補正するた
めに、ポリシリコン酸化膜厚を可変することにより、Ｍ
ＯＳ型トランジスタのゲート電極に用いているポリシリ
コン酸化膜厚も同時に可変するため、ＭＯＳ型トランジ
スタのソースおよびドレイン形成をゲートポリシリコン
のセルファライン構造で形成する場合は、ゲートポリシ
リコン幅、即ちＭＯＳ型トランジスタのチャンネル長り
が変化し、結果としてトランジスタ特性が変動し、微細
化デバイスに於ては大きな欠点となる。
本発明の目的は、前記欠点が解決され、相互コンダクタ
ンスを安定ＫＬ、微細デバイスが容易にできるようにし
た半導体装置の製造方法を提供することにある。
ンスを安定ＫＬ、微細デバイスが容易にできるようにし
た半導体装置の製造方法を提供することにある。
本発明の構成は、同一半導体基板上に形成された積層構
造の第１、第２のポリシリコン薄膜を形成するＭＯＳ型
の半導体装置の製造方法において、前記第１のポリシリ
コン酸化膜と、前記半導体基板上に形成するＭＯＳ型ト
ランジスタのゲート酸化膜とを同時に形成することを特
徴とする。。
造の第１、第２のポリシリコン薄膜を形成するＭＯＳ型
の半導体装置の製造方法において、前記第１のポリシリ
コン酸化膜と、前記半導体基板上に形成するＭＯＳ型ト
ランジスタのゲート酸化膜とを同時に形成することを特
徴とする。。
次に本発明について図面を参照して説明する。
第１図（ａ）乃至第１図げ）は本発明の第１の実施例を
示すポリシリコン２層構造を有する静電容量素子内蔵の
半導体装置の製造方法を各工程順に示す断面図である。
示すポリシリコン２層構造を有する静電容量素子内蔵の
半導体装置の製造方法を各工程順に示す断面図である。
まず、第１図（ａ）では、Ｐ型シリコン基板２１Ｋ、写
真蝕刻法により選択的にＰ型ウェル２２およびＮ型ウェ
ル２３を順次形成し、その後Ｐ型シリコン基板２１上に
シリコン酸化膜２４を４００乃至６００Ｘ形成し、続け
てＣＶＤ法により、シリコン窒化膜２５を１０００乃至
１５００Ａ程度堆撰し、写真蝕刻法により、選択的にシ
リコン窒化膜２５を開口する。
真蝕刻法により選択的にＰ型ウェル２２およびＮ型ウェ
ル２３を順次形成し、その後Ｐ型シリコン基板２１上に
シリコン酸化膜２４を４００乃至６００Ｘ形成し、続け
てＣＶＤ法により、シリコン窒化膜２５を１０００乃至
１５００Ａ程度堆撰し、写真蝕刻法により、選択的にシ
リコン窒化膜２５を開口する。
次に第１図（ｈ）図では、写真蝕刻法により選択的にビ
型導電層２６をイオン注入により形成し、フォトレジス
トを除去する。その後、シリコン窒化膜２５をマスクと
して、選択酸化を施し、シリコン酸化膜２７を形成する
。
型導電層２６をイオン注入により形成し、フォトレジス
トを除去する。その後、シリコン窒化膜２５をマスクと
して、選択酸化を施し、シリコン酸化膜２７を形成する
。
第１図（ｅ）では、シリコン酸化膜２８．２４およびシ
リコン窒化膜２５を除去し、その後２００乃至３００１
程度のシリコン酸化膜３８を形成１２、ポリシリコン薄
膜２９をＣＶＤ法により４０００乃至６０００Ａ被着す
る。その後９００乃至９５０℃の温度で、ポリシリコン
のシート抵抗が、１０乃至１６Ω／ロ程度となる様に、
ポリシリコン薄膜２９にリン拡散を行なう。
リコン窒化膜２５を除去し、その後２００乃至３００１
程度のシリコン酸化膜３８を形成１２、ポリシリコン薄
膜２９をＣＶＤ法により４０００乃至６０００Ａ被着す
る。その後９００乃至９５０℃の温度で、ポリシリコン
のシート抵抗が、１０乃至１６Ω／ロ程度となる様に、
ポリシリコン薄膜２９にリン拡散を行なう。
その後、第１図（ｄ１図に示す様に、写真蝕刻法を用い
て、ポリシリコン薄膜２９をパターンニングし、シリコ
ン酸化膜２８を除去する。
て、ポリシリコン薄膜２９をパターンニングし、シリコ
ン酸化膜２８を除去する。
しかる後、熱酸化法（Ｃより、６００℃乃至１１５０℃
の温度で、ＭＯＳ型トランジスタのゲート酸化Ｗ ３８
ａを３００乃至６００Ａ形成すると供に、容量素子の
ポリシリコン酸化膜３８ｂを４００乃至１２００Ａで同
時に形成し、続けてゲートイオン注入を施す。
の温度で、ＭＯＳ型トランジスタのゲート酸化Ｗ ３８
ａを３００乃至６００Ａ形成すると供に、容量素子の
ポリシリコン酸化膜３８ｂを４００乃至１２００Ａで同
時に形成し、続けてゲートイオン注入を施す。
次に、第１図（６１図に示す通り、ポリシリコン薄膜３
１をＣＶＤ法により堆積し、写真蝕刻法によリパターン
ニングし、ＭＯＳ型トランジスタのソースおよびドレイ
ンをイオン注入法により形成する。
１をＣＶＤ法により堆積し、写真蝕刻法によリパターン
ニングし、ＭＯＳ型トランジスタのソースおよびドレイ
ンをイオン注入法により形成する。
その後、高濃度ＰＳＧ３５を、７０００乃至１００００
Ａ８度堆積し、続けて写真蝕刻法によりコンタクトパタ
ーンを形成し７、ドライエツチングによりコンタクトホ
ールを開口する。
Ａ８度堆積し、続けて写真蝕刻法によりコンタクトパタ
ーンを形成し７、ドライエツチングによりコンタクトホ
ールを開口する。
続いて、第１図げ）に示す様に、低濃度ＰＳＧ３７をＣ
ｖＤ法Ｋｉ、３０００乃至７０００Ａ程度堆積し、写真
蝕刻法によりパターンニングし、第２のコンタクトホー
ルを開口する。しかる後、アルミニウム３６をスパッタ
法例より、０．８乃至１．３μｍ程度被着し、続けてパ
ターンニングし、アルミアロイを施し完成する。
ｖＤ法Ｋｉ、３０００乃至７０００Ａ程度堆積し、写真
蝕刻法によりパターンニングし、第２のコンタクトホー
ルを開口する。しかる後、アルミニウム３６をスパッタ
法例より、０．８乃至１．３μｍ程度被着し、続けてパ
ターンニングし、アルミアロイを施し完成する。
第２図（ａ）乃至第２図げ）は本発明の第２の実施例の
半導体装置の製造方法を工程順に示す断面図である。
半導体装置の製造方法を工程順に示す断面図である。
本実施例は、ポリシリコン薄膜のフローティング・ゲー
トを有するＥＰＲＯＭ素子内蔵の半導体装置の製造方法
である。第２図（ａ）、第２図（ｂ）は、それぞれ第１
図（ａ）、第１図（ｂ）と同様の製造方法により形成し
ている。第２図（ａ）において、Ｐ型シリコン基板】上
に、写真蝕刻法により選択的にＰ型ウェル２．Ｎ型ウェ
ル３を形成し、Ｐ型シリコン基板１上にシリコン酸化膜
４を４００〜６００Ｘ形成し、ＣＶＤ法により、シリコ
ン窒化膜５を１０００〜１５００Ａ堆積し、これを選択
的に開口する。
トを有するＥＰＲＯＭ素子内蔵の半導体装置の製造方法
である。第２図（ａ）、第２図（ｂ）は、それぞれ第１
図（ａ）、第１図（ｂ）と同様の製造方法により形成し
ている。第２図（ａ）において、Ｐ型シリコン基板】上
に、写真蝕刻法により選択的にＰ型ウェル２．Ｎ型ウェ
ル３を形成し、Ｐ型シリコン基板１上にシリコン酸化膜
４を４００〜６００Ｘ形成し、ＣＶＤ法により、シリコ
ン窒化膜５を１０００〜１５００Ａ堆積し、これを選択
的に開口する。
次に第２図（ｂ）では、写真蝕刻法により、選択的にＰ
＋型導電層６をイオン注入により形成し、フォトレジス
トを除去する。シリコン窒化膜５をマスクとして酸化し
、シリコン酸化膜７を形成する。
＋型導電層６をイオン注入により形成し、フォトレジス
トを除去する。シリコン窒化膜５をマスクとして酸化し
、シリコン酸化膜７を形成する。
第２図（Ｃ）は第２図（ｂ）に続いて、第２図（ｂ）の
シリコン酸化膜４，８およびシリコン窒化膜５を除去し
、Ｐウェル２の領域に形成されるＥＦＲＯＭのゲートシ
リコン酸化膜１８を熱酸化法により、４００乃至６００
Ａの厚さで形成し続けて、ＣＶＤ法により第１のポリシ
リコン薄膜９を４０００乃至６０００Ａ堆檀し、その後
９００乃至９５０℃の温度で、ポリシリコンのシート抵
抗が１０乃至１６Ω／ロ程度となる様に、このポリシリ
コン薄膜９にリン拡散を行なう。
シリコン酸化膜４，８およびシリコン窒化膜５を除去し
、Ｐウェル２の領域に形成されるＥＦＲＯＭのゲートシ
リコン酸化膜１８を熱酸化法により、４００乃至６００
Ａの厚さで形成し続けて、ＣＶＤ法により第１のポリシ
リコン薄膜９を４０００乃至６０００Ａ堆檀し、その後
９００乃至９５０℃の温度で、ポリシリコンのシート抵
抗が１０乃至１６Ω／ロ程度となる様に、このポリシリ
コン薄膜９にリン拡散を行なう。
その後第２図（ｄ）に示す様Ｋ、ポリシリコン薄、嘆９
を写真蝕刻法によりパターンニングし、ポリシリコンパ
ターンを形成し、続いてシリコン酸化膜１８を除去する
。
を写真蝕刻法によりパターンニングし、ポリシリコンパ
ターンを形成し、続いてシリコン酸化膜１８を除去する
。
次に、熱酸化法により６００℃乃至１１５０℃の温度で
、ＨＯ８型トランジスタのゲート酸化膜１９ａを３０Ｏ
Ａ乃至６００八程度形成すると供Ｋ、ＥＰＲＯＭ素子の
ポリシリコン酸化膜１９６を４００乃至１２００Ａ同時
に形成し、しかる後ゲートイオン注入を施す。
、ＨＯ８型トランジスタのゲート酸化膜１９ａを３０Ｏ
Ａ乃至６００八程度形成すると供Ｋ、ＥＰＲＯＭ素子の
ポリシリコン酸化膜１９６を４００乃至１２００Ａ同時
に形成し、しかる後ゲートイオン注入を施す。
その後、第２図（ｅ）に示す様に、ポリシリコン薄膜１
１をＣＶＤ法により堆積し、その後９００乃至９５０℃
の温度でポリシリコンのシート抵抗が１０乃至１６Ω／
ロ程度となる様、ポリシリコン薄膜」１にリン拡散を行
なう。
１をＣＶＤ法により堆積し、その後９００乃至９５０℃
の温度でポリシリコンのシート抵抗が１０乃至１６Ω／
ロ程度となる様、ポリシリコン薄膜」１にリン拡散を行
なう。
しかる後、ＥＦＲＯＭ素子部について写真蝕刻法を用い
て、パターンニングし、ポリシリコン薄膜９、Ｉｌｂお
よびシリコン凍化Ｊｔ’Ｊ１２をドライエツチング法を
用いてエツチングする。
て、パターンニングし、ポリシリコン薄膜９、Ｉｌｂお
よびシリコン凍化Ｊｔ’Ｊ１２をドライエツチング法を
用いてエツチングする。
その後、周辺回路部のＭＯＳ型トランジスタのゲートポ
リシリコン薄膜１１ａをパターンニングし、ドライエツ
チング法を用いてエツチングし、続けてソースおよびド
レインをイオン注入法により形成する。その後、ＢＰＳ
Ｇ薄膜１５をＣＶＤ法で堆積し、続いて写真蝕刻法を用
いてコンタクトホールを開口する。
リシリコン薄膜１１ａをパターンニングし、ドライエツ
チング法を用いてエツチングし、続けてソースおよびド
レインをイオン注入法により形成する。その後、ＢＰＳ
Ｇ薄膜１５をＣＶＤ法で堆積し、続いて写真蝕刻法を用
いてコンタクトホールを開口する。
しかる後、第２図（ｆ）に示す様に、アルミニウム１６
をスパッタ法により０．８乃至１．３μｍＷ度堆積し、
写真蝕刻法によシパターンニングし、アルミアロイを施
し完成する。
をスパッタ法により０．８乃至１．３μｍＷ度堆積し、
写真蝕刻法によシパターンニングし、アルミアロイを施
し完成する。
前記実施例は次のよう々特徴がある。
第１に、ＭＯＳ型トランジスタのゲニトボリシリコンを
酸化しないため、ゲートポリシリコンとゲート酸化膜接
触部のソースおよびドレイン近傍のゲート酸化膜厚が厚
くなることがない。このため、ＭＯＳ型トランジスタの
相互コンダクタンスの変動が極めて小さく安定したデバ
イスを製造することが可能となる。
酸化しないため、ゲートポリシリコンとゲート酸化膜接
触部のソースおよびドレイン近傍のゲート酸化膜厚が厚
くなることがない。このため、ＭＯＳ型トランジスタの
相互コンダクタンスの変動が極めて小さく安定したデバ
イスを製造することが可能となる。
第２に、ＭＯＳ型トランジスタと容量素子が同一基板上
に形成されたデバイスに於て、従来の半導体装置の製造
方法では、酸化時間を可変して、容量素子のシリコン酸
化膜厚を調整し、単位面積当りの容量値を補正していた
が、このときＭＯＳ型トランジスタのゲートポリシリコ
ンも酸化されるため、実効的なチャンネル長りが変動す
るのに対し、本実施例ではＭＯＳ型トランジスタのゲー
ト酸化膜および容量素子の第１のポリシリコン酸化を同
時に形成し、その後にゲートポリシリコンおよび容量素
子の第２のポリシリコンを堆積することによシ、ゲート
ポリシリコンの酸化を行なわないと同時に、容量素子の
容量値を補正する際には、シリコン基板とポリシリコン
の酸化速度差を利用し、酸化温度および時間を可変して
、ゲート酸化膜厚を一定に保ちながら、容量素子の誘電
体材料であるポリシリコン酸化膜厚を調整することがで
きる。
に形成されたデバイスに於て、従来の半導体装置の製造
方法では、酸化時間を可変して、容量素子のシリコン酸
化膜厚を調整し、単位面積当りの容量値を補正していた
が、このときＭＯＳ型トランジスタのゲートポリシリコ
ンも酸化されるため、実効的なチャンネル長りが変動す
るのに対し、本実施例ではＭＯＳ型トランジスタのゲー
ト酸化膜および容量素子の第１のポリシリコン酸化を同
時に形成し、その後にゲートポリシリコンおよび容量素
子の第２のポリシリコンを堆積することによシ、ゲート
ポリシリコンの酸化を行なわないと同時に、容量素子の
容量値を補正する際には、シリコン基板とポリシリコン
の酸化速度差を利用し、酸化温度および時間を可変して
、ゲート酸化膜厚を一定に保ちながら、容量素子の誘電
体材料であるポリシリコン酸化膜厚を調整することがで
きる。
尚、前記実施例において、容量素子の単位面債尚υの容
量値補正を行なう際は、ポリシリコン酸化およびＭＯＳ
型トランジスタのゲート酸化膜形成方法として、酸化温
度を６００℃乃至１１５０℃の範囲で可変し、シリコン
基板上のゲート酸化膜厚を一定に保ちながら容量素子の
ポリシリコン酸化膜厚を調整することＫより、ＭＯＳ型
トランジスタの特性を変化させることなく容量素子の単
位面積当りの容量補正を行なうことが可能となる。
量値補正を行なう際は、ポリシリコン酸化およびＭＯＳ
型トランジスタのゲート酸化膜形成方法として、酸化温
度を６００℃乃至１１５０℃の範囲で可変し、シリコン
基板上のゲート酸化膜厚を一定に保ちながら容量素子の
ポリシリコン酸化膜厚を調整することＫより、ＭＯＳ型
トランジスタの特性を変化させることなく容量素子の単
位面積当りの容量補正を行なうことが可能となる。
このとき、酸化温度が１１５０℃以上では、シリコン基
板とポリシリコン薄膜上の酸化膜厚比が小さくなるため
、容量素子の膜厚調整が困難となることから、この範囲
では単位面積当りの容量値調整が事実上不可能となる。
板とポリシリコン薄膜上の酸化膜厚比が小さくなるため
、容量素子の膜厚調整が困難となることから、この範囲
では単位面積当りの容量値調整が事実上不可能となる。
また、酸化温度が６００℃以下では、ゲート酸化膜の界
面準位が高くなると共に、ピンホール等の発生も一段と
顕著になるため、ＭＯＳ型トランジスタのゲート酸化膜
として用いることはできない。
面準位が高くなると共に、ピンホール等の発生も一段と
顕著になるため、ＭＯＳ型トランジスタのゲート酸化膜
として用いることはできない。
以上説明し７たように１本発明によれば、次のような効
果がある。
果がある。
（イ）容量素子の誘電体材料であるポリシリコン酸化と
ＭＯＳ型トランジスタのゲート酸化を同時に行ない、そ
の後容量素子の第２ポリシリコン薄膜形成とＭＯＳ型ト
ランジスタのゲートポリシリコン薄膜形成を同時に行な
うことにより、前記ポリシリコン薄膜を酸化することが
ないため、ＭＯＳ型トランジスタのソースおよびドレイ
ン近傍のゲート酸化膜厚が変化することがない。このた
め、初期に形成したゲート酸化膜厚で安定であり、ＭＯ
Ｓ型トランジスタの相互コンダクタンスｇｍが低するこ
とがなく、かつ安定であシ、微細化プロセスに於ける高
速化という点で大きな利点となる。
ＭＯＳ型トランジスタのゲート酸化を同時に行ない、そ
の後容量素子の第２ポリシリコン薄膜形成とＭＯＳ型ト
ランジスタのゲートポリシリコン薄膜形成を同時に行な
うことにより、前記ポリシリコン薄膜を酸化することが
ないため、ＭＯＳ型トランジスタのソースおよびドレイ
ン近傍のゲート酸化膜厚が変化することがない。このた
め、初期に形成したゲート酸化膜厚で安定であり、ＭＯ
Ｓ型トランジスタの相互コンダクタンスｇｍが低するこ
とがなく、かつ安定であシ、微細化プロセスに於ける高
速化という点で大きな利点となる。
（ロ）拡散工程中で容量素子の単位面積当りの容量値を
補正する場合、第１のポリシリコン酸化膜厚を可変する
訳であるが、この際ポリシリコン酸化およびＭＯＳ型ト
ランジスタのゲート酸化方法として、第３図に示す様に
、酸化温度を６００℃乃至１１５０℃範囲で可変し、半
導体基板上のゲート酸化膜厚を一定に保ちながら、容量
素子のポリシリコン酸化膜厚を調整することにより、Ｍ
ＯＳ型トランジスタのＦＥＴ特性を変化することなく、
容量素子の単位面積当怜の容量値を可変することが可能
となるという大きな利点を有する。
補正する場合、第１のポリシリコン酸化膜厚を可変する
訳であるが、この際ポリシリコン酸化およびＭＯＳ型ト
ランジスタのゲート酸化方法として、第３図に示す様に
、酸化温度を６００℃乃至１１５０℃範囲で可変し、半
導体基板上のゲート酸化膜厚を一定に保ちながら、容量
素子のポリシリコン酸化膜厚を調整することにより、Ｍ
ＯＳ型トランジスタのＦＥＴ特性を変化することなく、
容量素子の単位面積当怜の容量値を可変することが可能
となるという大きな利点を有する。
前記（イ）、（ロ）に述べた様に、本発明によれば、微
細化デバイスのＭＯＳ型トランジスタのＦＥＴ特性等の
デバイス特性を向上させることが可能で、高集積化およ
び高速化デバイスが実現できると供に、拡散工程中で容
量値の補正が容易に可能なことから、高精度な容量素子
を形成することが可能であり、また半導体装置に位相補
正容量素子および発振回路用の容量素子を内蔵すること
ができ、高精度で安価な半導体装置を提供することが可
能となる等の効果が得られる。
細化デバイスのＭＯＳ型トランジスタのＦＥＴ特性等の
デバイス特性を向上させることが可能で、高集積化およ
び高速化デバイスが実現できると供に、拡散工程中で容
量値の補正が容易に可能なことから、高精度な容量素子
を形成することが可能であり、また半導体装置に位相補
正容量素子および発振回路用の容量素子を内蔵すること
ができ、高精度で安価な半導体装置を提供することが可
能となる等の効果が得られる。
第１図（ａｌ乃至第１図（ｆｌは本発明の第１の実施例
の半導体装置の製造方法を工程順に示した断面図、第２
図（ａｌ乃至＠２図（ｆ）は本発明の第２の実施例の半
導体装置の製造方法を工程順に示す断面図、第３図は結
晶シリコン基板およびポリシリコンの酸化膜厚比を縦軸
、酸化温度を横軸に示した特性図、第４図（ａｌ、第４
図（ｂ）は従来の静電容量素子内蔵の半導体装置の製造
方法を示す断面図である。 １、２１．４１・・・・・・Ｐ壓シリコン基板、２，２
２゜４２・・・・・・Ｐ型ウェル、 ３．２３．４３
・・・・・・Ｎ型ウェル、６，２６，５６，１３，３３
．５３・・・・・・Ｐ＋型導電層、１４、３４．５４・
・・・・・Ｎ＋型導電層、１５・・・・・・ＢＰＳＧ膜
、５，２５・・・・・・シリコン窒化膜、９．１１．２
９゜３１．４９．５１・・・・・・ポリシリコン薄膜、
４．７．８゜１２、２４．２７．２８．３２．４７．５
２．１８．３８・・・・・・シリコン酸化膜、３７・・
・・・・低濃度ＰＳＧ、３５・・・・・・高濃度ＰＳＧ
、１６，３６．４６・・・・・・アルミニウム、６２・
・・・・・ゲート駿化膜厚権加部、６１・・・・・・ゲ
ート酸化膜厚不変部。 代理人 弁理士 内 原 晋 ・・−゛・１、
−１゜ ５１図 Ｌ、８ ｔθ ／、２ ／、４ ／
、１ １Ｂ ／デ どθ鐙嶋カｂ表駁冬メ
／Ｊ−’（外〕 箔３圧 循４図
の半導体装置の製造方法を工程順に示した断面図、第２
図（ａｌ乃至＠２図（ｆ）は本発明の第２の実施例の半
導体装置の製造方法を工程順に示す断面図、第３図は結
晶シリコン基板およびポリシリコンの酸化膜厚比を縦軸
、酸化温度を横軸に示した特性図、第４図（ａｌ、第４
図（ｂ）は従来の静電容量素子内蔵の半導体装置の製造
方法を示す断面図である。 １、２１．４１・・・・・・Ｐ壓シリコン基板、２，２
２゜４２・・・・・・Ｐ型ウェル、 ３．２３．４３
・・・・・・Ｎ型ウェル、６，２６，５６，１３，３３
．５３・・・・・・Ｐ＋型導電層、１４、３４．５４・
・・・・・Ｎ＋型導電層、１５・・・・・・ＢＰＳＧ膜
、５，２５・・・・・・シリコン窒化膜、９．１１．２
９゜３１．４９．５１・・・・・・ポリシリコン薄膜、
４．７．８゜１２、２４．２７．２８．３２．４７．５
２．１８．３８・・・・・・シリコン酸化膜、３７・・
・・・・低濃度ＰＳＧ、３５・・・・・・高濃度ＰＳＧ
、１６，３６．４６・・・・・・アルミニウム、６２・
・・・・・ゲート駿化膜厚権加部、６１・・・・・・ゲ
ート酸化膜厚不変部。 代理人 弁理士 内 原 晋 ・・−゛・１、
−１゜ ５１図 Ｌ、８ ｔθ ／、２ ／、４ ／
、１ １Ｂ ／デ どθ鐙嶋カｂ表駁冬メ
／Ｊ−’（外〕 箔３圧 循４図
Claims (2)
- （１）同一半導体基板上に形成された積層構造の第１、
第２のポリシリコン薄膜を形成するＭＯＳ型の半導体装
置の製造方法に於て、前記第１のポリシリコン酸化膜と
、前記半導体基板上に形成するＭＯＳ型トランジスタの
ゲート酸化膜とを同時に形成することを特徴とする半導
体装置の製造方法。 - （２）第１のポリシリコン酸化膜が、その酸化温度を６
００℃乃至１１５０℃の範囲で可変し、半導体基板上の
ゲート酸化膜の厚さを一定に保ちながら、前記第１のポ
リシリコン酸化膜の厚さを可変する特許請求の範囲第（
１）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066562A JPS63229846A (ja) | 1987-03-19 | 1987-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62066562A JPS63229846A (ja) | 1987-03-19 | 1987-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63229846A true JPS63229846A (ja) | 1988-09-26 |
Family
ID=13319505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62066562A Pending JPS63229846A (ja) | 1987-03-19 | 1987-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63229846A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| JPS61207077A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
-
1987
- 1987-03-19 JP JP62066562A patent/JPS63229846A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| JPS61207077A (ja) * | 1985-03-12 | 1986-09-13 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ |
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