KR910007181B1 - Sdtas구조로 이루어진 dram셀 및 그 제조방법 - Google Patents

Sdtas구조로 이루어진 dram셀 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

SDTAS구조로 이루어진 DRAM셀 및 그 제조방법
제1도는 본 발명에 따라 SDTAS구조로 이루어진 DRAM셀의 단면도.
제2도 내지 제 7도는 트렌치 적층캐패시터 공정과정을 상세하게 설명한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 기판 2 : 보호막층
3 : 금속층 4 : 제1절연층
5 : 비트라인 6 및 6' : 게이트 전극 및 게이트 전극 선
7 : 내부연결용 도전층(Interrconnection poly)
8 : 제 2 절연층 9 : 게이트 산화막층
10 : 외부전극용 도전층 11 : 필드산화막
12 : 전하저장전극 13 : 캐패시터 제 1 유전체막
14 : 캐패시터 제 2 유전체막 15 : 외부전극용 P+확산층
16 및 16' : 소스 및 드레인 N+영역 17 : P-웰영역
18 : 포토레지스트 19 : 도전층
본 발명은 반도체 고집적 기억소자의 SDTAS(Side-Wall Doped Trench and Stacked Capacitor) 구조로 이루어진 DRAM셀 및 그 제조방법에 관한 것으로, 특히 캐패시터 용량을 증대시키기 위해 트렌치 적층 개패시터를 형성하고 이동게이트의 길이를 줄여서 셀의 면적을 작게한 SDTAS구조로 이루어진 DRAM셀 및 그 제조방법에 관한 것이다.
종래의 SDT구조로 이루어지는 DRAM셀의 트렌치 캐패시터는 한층의 캐패시터 유전체막으로 구성되어 캐패시터 용량이 제한적이었고, 이동게이트의 소스 및 '레인 N+영역을 형성하는 과정과 비트라인과 소스영역을 연결하는 과정을 콘택마스크를 사용하였기 때문에 이동게이트와 큰택마스크 사이에는 마스크 오배열에 기인하는 오차(Misalignment Tolerance)를 고려해야 하기 때문에 셀면적이 증대되는 단점이 있다.
본 발명은 이러한 종래기술의 단점을 보완하기 위하여 트렌치 캐패시터 내부에 캐패시터 유전체를 적층(Stack)으로 형성하여 전하저장전극 상, 하부에 각각의 캐패시터를 구성하고 두개의 캐패시터를 병렬접속시켜 캐패시터 용량을 극대화시킬수 있으며, 또한 이동게이트가 셀면적을 차지하는 면적을 줄이기 위하여 드레인 N+영역과 전하저장전극을 기판내부에서 접속하여 셀의 면적을 줄인 SDTAS구조로 이루어진 DRAM셀 및 그 제조방법을 제공하는데 목적이 있다.
본 발명의 구조에 의하면 P형 기판에 트렌치 캐패시터가 형성되고 트렌치 캐패시터의 전하저장전극과 이동게이트 드레인이 접속되고, 이동게이트 소스에 비트라인이 접속되어 구비되는 DRAM셀에 있어서, 트렌치내 벽면의 P형기판의 소정하부에만 외부전극용 P+확산영역이 형성되고 트렌치 외벽면 전체에 걸쳐 캐패시터 제1유전체막, 전하저장전극, 캐패시터 제2유전체막이 소정두께씩 적층되되, 전하저장전극이 '하는 이동게이트 드레인과 P형 기판 내부에서 접속되고, 상기 캐패시터 제2유전체막 상부면에 외부전극용 도전층이 트렌치 상부면까지 채워져서 형성되되, 이웃하는 필드산화막 소정상부면으로 인출되는 트렌치 적층캐패시터가 형성되고, 상기 이동게이트 소스상부에는 내부연결용 도전층이 형성되고, 상기 외부전극용 도전층 상부의 절연층 상부에 게이트 전극선이 형성되고, 비트라인이 상기 내부연결용 도전층 소정부에 접속되어 소스와 연결되는 구조로 이루어지는 것을 특징으로 한다.
본 발명의 제조방법에 의하면 P형 기판에 트렌치 캐패시터를 형성하고, 트렌치 캐패시터의 전하저장전극과 이동게이트 드레인을 접속하고, 이동게이트 소스에 비트라인을 접속하여 이루어지는 DRAM셀에 있어서, P형 기판상의 예정된 영역에 소자분리용 필드산화막을 형성하고, 필드산화막과 인접된 영역에 트렌치를 형성하는 공정과, 상기 트렌치 소정하부의 P형 기판 내부에 선택적 도핑기술에 의해 외부전극용 P+확산영역을 형성하고, 상기 트렌치 벽면을 따라 캐패시터 제1유전체막을 형성 공정과, 상기 캐패시터 제1유전체막 상부에 도전층을 소정두께'착하고, 트렌치 상부면까지 포토레지스트를 채운다음, 드레인 접합길이 만큼의 포토레지스트를 제거하고 이공정으로 노출되는 트렌치 벽면의 상기 도전층을 제거하는 공정과, 포토레지스트가 제거된 트렌치 상부면에 다시 포토레지스트를 채우고, 예정된 드레인 N+영역 상부에 있는 포토레지스트 및 '시터 제1유전체막을 제거하는 공정과, 트렌치 내부에 남아있는 포토레지스트를 완전히 제거하고 트렌치 내부의 도전층 상부면과 P형 기판 상부에 전하저장 전극용 도전층을 침착한다음, 열처리 공정으로 상기 전하저장 전극용 도전층에 포함된 N형 불순물을 P형 기판의 예정된 드레인 영역에 확산시키고 기판상부면의 전하저장 전극용 도전층을 소정두께 제거하여 트렌치 벽면에 전하저장전극을 형성하는 공정과, 전하저장전극 표면에 캐패시터 제2유전체막을 형성하고 그 상부에 외부전극용 도전층을 트렌치에 채워서 트렌치 적층캐패시터를 형성하는 고정과, 상기 드레인영역이 인접한 P형 기판상에 게이트 전극을 형성하고 예정된 소스영역 상부에 내부연결용 도전층을 형성하고, 열처리 공정으로 이도전층에 포함된 N형 불순물을 예정된 소스영역에 확산시키고, 비트라인을 상기 내부연결용 도전층에 접속하는 공정으로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부한 도면을 참고로 상세히 설명하기로 한다.
제1도는 본 발명에 따라 제조된 SDTAS구조로 이루어진 DRAM셀의 단면도로서, 상기 이동게이트는 P형기판(1)에 확산된 P-웰영역(17)의 소정상부에 소스 및 드레인 N+영역(16 및 16') 및 게이트전극(6)이 형성되고, (게이트 전극선(6')은 트렌치 전극 캐패시터 상부에 형성된다)소스에는 비트라인(5)이 접속되어 있고, 드레인에는 트렌치 적층캐패시터의 전하저장전극이 접속되고, 전하저장전극 상, 하부에 각각의 외부전극용 도전층(10)과 외부전극용 P+확산영역(15)이 구비된다. 비트라인(5)상부에는 제1절연층(4), 금속층(3), 보호층(2) 등이 일반적으로 형성된다. 이러한 구조가 바로 SDTAS구조로서 각각의 구성부분에 대하여 이하에서 상세히 설명하기로 한다.
트렌치 '캐패시터 형성과정인 제2도 내지 제7도를 먼저 설명하면, 제2도는 P형기판(1)에 LOCOS(Local Oxidation of Silicon) 공정방법으로 각각의 셀을 분리하는 필드산화막(11)을 형성한다음, 예정된 트렌치 영역에 마스크층을 이용하여 P형 기판(1)의 소정부분을 RIE 에칭으로 트렌치를 형성하고, 트렌치벽에 선택적 도핑방법으로 예를 들어 트렌치 벽면에 BSG물질(도시안됨)을 침착하고 그위에 포토레지스트를 채운다음, 소정두께 에치백하여 노출되는 BSG물질을 제거하고 잔여 포토레지스트를 제거한후, 열처리 공정으로 BSG물질에 포함된 P형 불순물을 트렌치 벽면에 확산시켜 외부전극용 P+확산영역(15)을 형성한다음, 잔여 BSG물질을 제거하고 트렌치 벽면 전체에 캐패시터 제1유전체막(13) 예를 들어 산화막을 소정두께 형성한 것을 도시한다.
제3도는 상기 캐패시터 제1유전체막(13) 상부에 도전층(19)을 얇은 두께로 침착하고, 트렌치 모양의 도전층(19) 상부에 포토레지스트(18)을 채운다음, 예정된 드레인 접합 두께만큼의 포토레지스트(18)을 에치백하고 노출되는 도전층(19)을 제거한 상태의 단면도이다.
제4도는 제3도 공정후 트렌치 상부 및 P형 기판(1) 상부에 포토레지스트를 다시 채우고 예정된 드레인 영역(점선으로 도시)의 포토레지스트를 제거한 상태의 단면도로서, 드레인영역은 트렌치 상부벽면의 일정부분과 P형 기판의 소정부분이다.
제5도는 제4도 공정후 남아있는 포토레지스트(18)를 완전히 제거하고, 트렌치 벽면 및 전체영역에 비소 등의 N형 불순물이 도프된 전하저장전극(12)용 도전층을 침착한후, 열처리 공정으로 전하저장 전극용 도전층에 포함된 N형 불순물을 예정된 영역(17) 상부까지 침착한다음 열처리를하여 드레인 N+드레인 영역으로 확산시켜 드레인 N+영역(16')을 형성하고 P형 기판(1) 상부 높이까지 전하저장 전극용 도전층을 제거하여 전하저장전극(12)을 형성하여 제1캐패시터를 형성한 상태의 단면도이다.
제6도는 전하저장전극(12) 및 노출된 영역 상부면에 캐패시터 제2유전체막(14)을 예를 들어 산화막-질화막을 형성하고 외부전극용 도전층(10) 예를 들어 N형 폴리층을 트렌치 상부면에 채운다음, 필드산화막(11) 상부의 높이로 상기 외부전극용 도전층(10)을 에치백 공정으로 제거한 상태의 단면도이다.
제7도는 상기 드레인 N+영역(16')이 구성되는 이동게이트 영역의 외부전극용 도전층(10)을 제거하고, 필드산화막(11) 상부에 외부전극용 도전층(10)을 소정두께 더 형성하여 외부로 인출되게 한 제2캐패시터를 형성한 후에 그 상부에 제1절연층(8') 예를 들어 LTO산화막을 형성한 상태의 단면도이다.
이상과 같이 본 발명에서는 전하저장 전극을 공통으로 상용하는 제1캐패시터와 제2캐패시터로 구비되는 적층캐패시터의 공정과정을 상기의 설명과 같은 순서로 제조하여 드레인에서 볼때 제1캐패시터와 제2캐패시터가 병렬 구성되어 용량이 증대된다.
다음으로, 이동게이트를 형성하는 공정을 설명하면, 트렌치 적층캐패시터를 제조한다음, 이동게이트 영역의 P형 기판을 노출시켜서 P-웰영역(17) 상부면에 게이트 산화막(9)을 형성하고, 게이트 전극 및 게이트 전극선(6 및 6')을 예정된 영역에 형성하고 게이트전극 및 게이트 전극선(6 및 6') 주변과 전하저장전극 상부에 절연층을 선택적으로 형성한다.
그후에 내부연결용 도전층(7) 예를 들어 N형 불순물이 도프된 폴리를 상기 공정으로 인해 노출되는 영역에 침착한다음 이동게이트의 예정된 소스에만 남기되 게이트전극(6) 상부와 겹치도록 형성하고, 열처리 공정으로 상기 내부연결용 도전층(7)에 포함된 N형 불순물을 P형 기판(1)으로 확산시켜 소스 N+영역(16)형성한다음, 전체구조 상부에 제2절연층(8) 예를 들어 LTO산화막을 형성한다음, 상기 내부연결용 도전층(7)의 소정상부의 제2절연층(8)을 제거하고 비트라인용 도전층을 침착하고 패턴공정으로 비트라인(5)을 형성하여 하부의 소스 N+영역(16)에 전기적으로 접속시킨다.
이상과 같이 게이트전극(6)의 측면에 내부연결용 도전층(7)을 형성하여 열처리로 소스 N+영역(16)을 형성하고 비트라인을 침착하는 공정에 자기정렬 콘택공정을 사용하여 이동게이트 셀면적을 줄이게 된다.
본 발명의 동작은 이동게이트에 직렬접속된 트렌치 적층캐패시터에 전하를 저장하거나 소거할 수 있다.
본 발명은 트렌치 내부에 적층캐패시터의 구조로 형성하여 캐패시터 용량을 증대시키고 또한 이동게이트 드레인과 캐패시터 전하저장 전극을 P형 기판내에서 전기적으로 접속됨으로서 DRAM셀 면적을 더욱 축소시킬 수 있다.
또한, 자기정렬콘택(Self-Aligned Contact) 공정을 소스상부의 내부연결용 도전층에 적용하여 비트선과 게이트 전극간의 간격을 최소화하였다.
따라서, 본 발명에 의하면 폴드(Folded) 비트선 배열방식으로 배열된 DRAM셀의 면적을 최소화할 수 있는데 예를 들어 게이트전극 및 게이트 전극선의 폭을 최소공정 패턴크기, 게이트전극과 게이트 전극선간의 간격을 최소 공정패턴 크기로 하는 경우 이것을 계산해보면 비트라인 방향으로 DRAM셀의 전체 길이는 4X(X는 최소공정 패턴길이)이며 워드라인 방향으로 DRAM셀의 길이는 2X(동작영역을 X, 필드영역을 X로가정)로 되어 DRAM셀 면적은 8X2이 되는데 여기서 최소공정 패턴 크기가 1.0㎛라고 하면 DRAM셀의 면적 8㎛2되어 집적도를 이상적인 크기로 향상시킬 수 있다.

Claims (2)

  1. P형 기판에 트렌치 캐패시터가 형성되고 트렌치 캐패시터의 전하저장전극과 이동게이트 드레인이 접속되고, 이동게이트 소스에 비트라인이 접속되어 구비되는 DRAM셀에 있어서, 트렌치내 벽면의 P형 기판의 소정하부에만 P형 기판전압으로 인가되는 제1캐패시터 외부전극용 P+확산영역이 형성되고 트렌치 외벽면 전체에 걸쳐 캐패시터 제1유전체막, 전하저장전극, 캐패시터 제2유전체막이 소정두께씩 적층되되, 전하저장전극이 이웃하는 이동게이트 드레인과 P형 기판 내부에서 접속되고, 상기 캐패시터 제2유전체막 상부면에 제2캐패시터 외부전극용 도전층이 트렌치 상부면까지 채워져서 형성되어 제1캐패시터와 제2캐패시터가 상기 전하저장전극을 공통으로 사용하여 이동게이트 드레인에 병렬연결된 ' 적층캐패시터가 형성되고, 상기 이동게이트 소스상부에는 내부연결용 도전층이 형성되고, 상기 외부전극용 도' 상부의 절연층 상부에 게이트 전극선이 형성되고, 비트라인이 상기 내부연결용 도전층 소정부에 접속되어 소스와 연결되는 구조로 이루어지는 것을 특징으로 하는 SDTAS구조로 이루어진 DRAM셀.
  2. P형 기판에 트렌치 캐패시터를 형성하고, 트렌치 캐패시터의 전하저장전극과 이동게이트 드레인을 형성하고, 이동게이트 소스에 비트라인을 접속하여 이루어지는 DRAM셀에 있어서, P형 기판상의 예정된 영역에 소자분리용 필드산화막을 형성하고, 필드산화막과 인접된 영역에 트렌치를 형성하는 공정과, 상기 트렌치 소정하부의 P형 기판 내부에 선택적 도핑기술에 의해 외부전극용 P+확산영역을 형성하고, 상기 트렌치 벽면을 따라 캐패시터 제1 유전체막을 형성 공정과, 상기 캐패시터 제1유전체막 상부에 도전층을 소정두께로 침착하고, 트렌치 상부면까지 포토레지'를 채운다음, 드레인 접합길이 만큼의 포토레지스트를 제거하고 이공정으로 노출되는 프렌치 벽면의 상기 도전층을 제거하는 공정과, 포토레지스트가 제거된 트렌치 상부면에 다시 포토레지스트를 채우고, 예정된 드레인 N+영역 상부에 있는 포토레지스트 및 캐패시터 제1유전체막을 제거하는 공정과, 트렌치 내부에 남아있는 포토레지스트를 완전히 제거하고 트렌치 내부의 도전층 상부면과 P형 기판 상부에 전하저장 전극용 도전층을 침착한다음, 열처리 '으로 상기 전하저장 전극용 도전층에 포함된 N형 불순물을 P형 기판의 예정된 드레인 영역에 확산시키고 기판상부면의 전하저장 전극용 도전층을 소정두께 제거하여 트렌치 벽면에 전하저장전극을 형성하는 공정과, 전하저장전극 표면에 캐패시터 제2유전체막을 형성하고 그 상부에 외부전극용 도전층을 트렌치에 채워서 전하저장전극을 공통으로 사용하는 제1캐패시터와 제2캐패시터로 구비되는 트렌치 적층캐패시터를 형성하는 공정과, 상기 드레인영역이 인접한 P형 기판 및 트렌치 적층캐패시터 소정상부에 게이트 전극 및 게이트 전극선 형성하고 예정된 소스영역 상부에 내부연결용 도전층을 형성하고, 열처리 공정으로 이도전층에 포함된 N형 불순물을 예정된 소스영역에 확산시키고, 비트라인을 상기 내부연결용 도전층에 접속하는 공정으로 이루어지는 SDTAS구조로 이루어진 DRAM셀 제조방법.
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