JPH0612804B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0612804B2 JPH0612804B2 JP57094558A JP9455882A JPH0612804B2 JP H0612804 B2 JPH0612804 B2 JP H0612804B2 JP 57094558 A JP57094558 A JP 57094558A JP 9455882 A JP9455882 A JP 9455882A JP H0612804 B2 JPH0612804 B2 JP H0612804B2
- Authority
- JP
- Japan
- Prior art keywords
- line direction
- island
- bit line
- memory device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に係り、特に、MOSキャパシタ
に蓄積された電荷によって情報の保持を行う１トランジ
スタ／１キャパシタのメモリセル構造をもつ記憶装置に
関する。
に蓄積された電荷によって情報の保持を行う１トランジ
スタ／１キャパシタのメモリセル構造をもつ記憶装置に
関する。
従来ダイナミックRAM（以下d-RAMと記す。）のメモリセ
ルは、電荷を蓄積する事により、情報を保持するMOSキ
ャパシタとその電荷を外部回路とやりとりする際のスイ
ッチトランジスタにより構成されている。その構成は例
えば第１図に示す様に、半導体基板１１上にゲート絶縁
膜１２を介して設置された第１層シリコンゲート電極１
３により構成されたMOSキャパシタとゲート絶縁膜１４
を介して設置された第２層シリコンゲート電極１５およ
び基板と逆導電型の高濃度不純物領域１６により構成さ
れたMOSトランジスタとからなる。１７は素子分離用の
厚い絶縁膜である。蓄積しうる電荷の量はMOSキャパシ
タ部のゲート絶縁膜１２の厚さ、及びその面積で決ま
る。情報を読み出す際に、信号の大きさはその蓄積電荷
量の大きさで決まるので、蓄積電荷量を大きくするため
にはゲート絶縁膜１２をうすくするか、その面積を大き
くしなければならない。ところで、ゲート絶縁膜１２の
厚さは信頼性上あまりうすくできないので、その面積を
大きくする必要があり、このためメモリセルの面積を小
さくし、高密度化する上で大きな障害となっていた。
ルは、電荷を蓄積する事により、情報を保持するMOSキ
ャパシタとその電荷を外部回路とやりとりする際のスイ
ッチトランジスタにより構成されている。その構成は例
えば第１図に示す様に、半導体基板１１上にゲート絶縁
膜１２を介して設置された第１層シリコンゲート電極１
３により構成されたMOSキャパシタとゲート絶縁膜１４
を介して設置された第２層シリコンゲート電極１５およ
び基板と逆導電型の高濃度不純物領域１６により構成さ
れたMOSトランジスタとからなる。１７は素子分離用の
厚い絶縁膜である。蓄積しうる電荷の量はMOSキャパシ
タ部のゲート絶縁膜１２の厚さ、及びその面積で決ま
る。情報を読み出す際に、信号の大きさはその蓄積電荷
量の大きさで決まるので、蓄積電荷量を大きくするため
にはゲート絶縁膜１２をうすくするか、その面積を大き
くしなければならない。ところで、ゲート絶縁膜１２の
厚さは信頼性上あまりうすくできないので、その面積を
大きくする必要があり、このためメモリセルの面積を小
さくし、高密度化する上で大きな障害となっていた。
本発明は上記の点に鑑みて成されたもので、MOSキャパ
シタの容量を充分大きく保ちながらメモリセルの占める
面積を低減して高密度化を可能とした半導体記憶装置を
得る事を目的としている。
シタの容量を充分大きく保ちながらメモリセルの占める
面積を低減して高密度化を可能とした半導体記憶装置を
得る事を目的としている。
本発明では、複数のビット線とワード線がマトリクス状
に設けられ、その交差部に形成された１トランジスタ／
１キャパシタのメモリセル構造をもつ半導体記憶装置に
おいて、半導体基板のフィールド領域に溝を設けて複数
の島領域が配列形成され、前記島領域はビット線方向に
長いものであり、各島領域はその中央に２つのＭＯＳト
ランジスタの共通のドレインが形成された２つのメモリ
セルを有し、各メモリセルのＭＯＳキャパシタは前記島
領域の上面と端部を囲む側面に対して絶縁膜を介して電
極を対向させて形成し、前記キャパシタ電極は前記ビッ
ト線方向に隣り合う２つの島領域のメモリセルで共有化
されるとともに、島領域の２つのメモリセル間では分離
されるものとなっている。前記フィールド領域の溝底部
には厚い絶縁膜が埋設されてなることを特徴とする。
に設けられ、その交差部に形成された１トランジスタ／
１キャパシタのメモリセル構造をもつ半導体記憶装置に
おいて、半導体基板のフィールド領域に溝を設けて複数
の島領域が配列形成され、前記島領域はビット線方向に
長いものであり、各島領域はその中央に２つのＭＯＳト
ランジスタの共通のドレインが形成された２つのメモリ
セルを有し、各メモリセルのＭＯＳキャパシタは前記島
領域の上面と端部を囲む側面に対して絶縁膜を介して電
極を対向させて形成し、前記キャパシタ電極は前記ビッ
ト線方向に隣り合う２つの島領域のメモリセルで共有化
されるとともに、島領域の２つのメモリセル間では分離
されるものとなっている。前記フィールド領域の溝底部
には厚い絶縁膜が埋設されてなることを特徴とする。
本発明によれば、島状領域に２つのメモリセルを形成
し、このメモリセルのMOSキャパシタとして島状半導体
領域の上面およびこれに直交する３つの側面を利用する
ため、チップ上の占有面積を増すことなく大きい蓄積容
量を得ることができ、従って高密度記憶装置を実現する
ことができる。
し、このメモリセルのMOSキャパシタとして島状半導体
領域の上面およびこれに直交する３つの側面を利用する
ため、チップ上の占有面積を増すことなく大きい蓄積容
量を得ることができ、従って高密度記憶装置を実現する
ことができる。
以下本発明の実施例を説明する。第２図は一実施例のMO
SダイナミックRAMを示す平面図であり、第３図(a)，(b)
はそれぞれ第２図のＡ−Ａ′，Ｂ−Ｂ′断面図である。
これを製造工程に従って説明すると、まずｐ型シリコン
基板２１に、反応性イオンエッチングなどにより縦横に
深い溝を形成して複数の長方形状の島領域２２（２
２１，２２２，…）を配列形成する。ここで前記島領域
２２は、後で形成するAl配線３０（ビット線）方向に長
いものとして形成される。次に各島領域２２の間の溝底
部に、素子分離のための厚い酸化膜２３を埋設する。そ
して高温熱酸化により各島領域の上面および側面に所定
厚みの第１ゲート酸化膜２４を形成し、第１層多結晶シ
リコンを表面が平坦になるように堆積してこれをパター
ニングすることにより、MOSキャパシタの電極２５（２
５１，２５２，…）を形成する。次いで第２ゲート酸化
膜２６を介して第２層多結晶シリコンを堆積しこれをパ
ターニングしてMOSトランジスタのゲート電極２７（２
７１，２７２，…）を形成する。その後、例えばヒ素の
イオン注入によりMOSトランジスタのドレインとなるｎ
＋層２８（２８１，２８２，…）を形成した後、全面を
CVD酸化膜２９でおおい、コンタクトホールをあけてＡ
ｌ配線３０（３０１，３０２，…）を形成する。
SダイナミックRAMを示す平面図であり、第３図(a)，(b)
はそれぞれ第２図のＡ−Ａ′，Ｂ−Ｂ′断面図である。
これを製造工程に従って説明すると、まずｐ型シリコン
基板２１に、反応性イオンエッチングなどにより縦横に
深い溝を形成して複数の長方形状の島領域２２（２
２１，２２２，…）を配列形成する。ここで前記島領域
２２は、後で形成するAl配線３０（ビット線）方向に長
いものとして形成される。次に各島領域２２の間の溝底
部に、素子分離のための厚い酸化膜２３を埋設する。そ
して高温熱酸化により各島領域の上面および側面に所定
厚みの第１ゲート酸化膜２４を形成し、第１層多結晶シ
リコンを表面が平坦になるように堆積してこれをパター
ニングすることにより、MOSキャパシタの電極２５（２
５１，２５２，…）を形成する。次いで第２ゲート酸化
膜２６を介して第２層多結晶シリコンを堆積しこれをパ
ターニングしてMOSトランジスタのゲート電極２７（２
７１，２７２，…）を形成する。その後、例えばヒ素の
イオン注入によりMOSトランジスタのドレインとなるｎ
＋層２８（２８１，２８２，…）を形成した後、全面を
CVD酸化膜２９でおおい、コンタクトホールをあけてＡ
ｌ配線３０（３０１，３０２，…）を形成する。
こうして、各島領域２２にはドレインを共有する２つの
MOSトランジスタと２つのMOSキャパシタからなる２つの
メモリセルが形成される。キャパシタ電極２５は第３図
から明らかなように、各島領域２２の端部でその上面お
よびこれに直交する３つの側面に対してゲート酸化膜２
４を介して対向しており、また第２図から明らかなよう
に横方向に隣接する島領域について共通にして縦方向に
連続的に配設されている。また、各島領域に形成される
２つのメモリセルのキャパシタ電極同士は互いに分離さ
れたものとなっている。MOSトランジスタのゲート電極
２７はキャパシタ電極２５と同様、第２図において縦方
向に連続的に配設され、これが語線となる。一方、MOS
トランジスタのドレインはAl配線３０により横方向に共
通接続されており、これがビット線となる。ここで、前
述したように各島領域はビット線方向に長くなってお
り、キャパシタ電極はビット線方向に隣り合う２つの島
領域のメモリセルで共有化するように形成すればよいの
で、前記島領域に対する前記キャパシタ電極形成のため
の合わせ余裕を大きくとることができ、製作が容易であ
る。しかも前記キャパシタ電極はワード線方向に帯状に
形成されるのでワード線方向に並ぶ島領域のメモリセル
間の前記キャパシタ電極のための合わせを考慮する必要
がない。
MOSトランジスタと２つのMOSキャパシタからなる２つの
メモリセルが形成される。キャパシタ電極２５は第３図
から明らかなように、各島領域２２の端部でその上面お
よびこれに直交する３つの側面に対してゲート酸化膜２
４を介して対向しており、また第２図から明らかなよう
に横方向に隣接する島領域について共通にして縦方向に
連続的に配設されている。また、各島領域に形成される
２つのメモリセルのキャパシタ電極同士は互いに分離さ
れたものとなっている。MOSトランジスタのゲート電極
２７はキャパシタ電極２５と同様、第２図において縦方
向に連続的に配設され、これが語線となる。一方、MOS
トランジスタのドレインはAl配線３０により横方向に共
通接続されており、これがビット線となる。ここで、前
述したように各島領域はビット線方向に長くなってお
り、キャパシタ電極はビット線方向に隣り合う２つの島
領域のメモリセルで共有化するように形成すればよいの
で、前記島領域に対する前記キャパシタ電極形成のため
の合わせ余裕を大きくとることができ、製作が容易であ
る。しかも前記キャパシタ電極はワード線方向に帯状に
形成されるのでワード線方向に並ぶ島領域のメモリセル
間の前記キャパシタ電極のための合わせを考慮する必要
がない。
さらにこの実施例によれば、半導体基板表面を加工して
得られた島領域の側面を有効に利用することにより、MO
Sキャパシタを小さい占有面積で大きな蓄積容量をもっ
たものとすることができ、従ってMOSダイナミックRAMの
高密度集積化を製造容易に実現することができる。
得られた島領域の側面を有効に利用することにより、MO
Sキャパシタを小さい占有面積で大きな蓄積容量をもっ
たものとすることができ、従ってMOSダイナミックRAMの
高密度集積化を製造容易に実現することができる。
なお本発明は上記実施例に限られるものではない。例え
ばゲート絶縁膜として熱酸化膜に限らず、他の酸化膜や
窒化膜を用いてもよいし、また電極材料としてMoその他
の金属あるいは金属シリサイドを用いてもよい。半導体
基板としてｎ型を用いることもできる。その他本発明の
趣旨を逸脱しない範囲で種々変形実施することが可能で
ある。
ばゲート絶縁膜として熱酸化膜に限らず、他の酸化膜や
窒化膜を用いてもよいし、また電極材料としてMoその他
の金属あるいは金属シリサイドを用いてもよい。半導体
基板としてｎ型を用いることもできる。その他本発明の
趣旨を逸脱しない範囲で種々変形実施することが可能で
ある。
第１図は従来のMOSダイナミックRAMのメモリセル構造を
示す図、第２図は本発明の一実施例のMOSダイナミックR
AMを示す平面図、第３図(a)，(b)はそれぞれ第２図のＡ
−Ａ′，Ｂ−Ｂ′断面図である。 ２１……ｐ型シリコン基板、２２（２２１，２２２，
…）……島領域、２３……素子分離酸化膜、２４……第
１ゲート酸化膜、２５（２５１，２５２，…）……MOS
キャパシタ電極、２６……第２ゲート酸化膜、２７（２
７１，２７２，…）……MOSトランジスタゲート電極、
２８（２８１，２８２，…）……ｎ+層（ドレイン）、
２９……CVD酸化膜、３０（３０１，３０２…）……Al
配線。
示す図、第２図は本発明の一実施例のMOSダイナミックR
AMを示す平面図、第３図(a)，(b)はそれぞれ第２図のＡ
−Ａ′，Ｂ−Ｂ′断面図である。 ２１……ｐ型シリコン基板、２２（２２１，２２２，
…）……島領域、２３……素子分離酸化膜、２４……第
１ゲート酸化膜、２５（２５１，２５２，…）……MOS
キャパシタ電極、２６……第２ゲート酸化膜、２７（２
７１，２７２，…）……MOSトランジスタゲート電極、
２８（２８１，２８２，…）……ｎ+層（ドレイン）、
２９……CVD酸化膜、３０（３０１，３０２…）……Al
配線。
Claims (2)
- 【請求項１】複数のビット線とワード線がマトリクス状
に設けられ、その交差部に形成された１トランジスタ／
１キャパシタのメモリセル構造をもつ半導体記憶装置に
おいて、半導体基板のフィールド領域に溝を設けて複数
の、前記ビット線方向に長い島領域が配列形成され、各
島領域はその中央部に２つのＭＯＳトランジスタの共通
ドレインが形成された２つのメモリセルを有し、各メモ
リセルのＭＯＳキャパシタ電極は、前記ビット線方向に
隣り合う２つの島領域のメモリセルで共有されるととも
に、前記島領域の２つのメモリセル間では前記ビット線
方向に分離され、かつ前記島領域の上面と側面に対し、
ゲート電極及び共通ドレイン部の島領域の上面及び側面
を除き、絶縁膜を介して形成されてなることを特徴とす
る半導体記憶装置。 - 【請求項２】前記ビット線方向に隣り合う２つの島領域
で共有されるＭＯＳキャパシタ電極は平面パターンとし
て見たとき、ワード線方向に沿って帯状に形成されてな
る特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094558A JPH0612804B2 (ja) | 1982-06-02 | 1982-06-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57094558A JPH0612804B2 (ja) | 1982-06-02 | 1982-06-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58212161A JPS58212161A (ja) | 1983-12-09 |
| JPH0612804B2 true JPH0612804B2 (ja) | 1994-02-16 |
Family
ID=14113649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57094558A Expired - Lifetime JPH0612804B2 (ja) | 1982-06-02 | 1982-06-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0612804B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58215053A (ja) * | 1982-06-08 | 1983-12-14 | Nec Corp | 半導体集積回路装置 |
| JPS6012752A (ja) * | 1983-07-01 | 1985-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPH0669042B2 (ja) * | 1984-05-08 | 1994-08-31 | 日本電気株式会社 | 半導体装置 |
| JPS6118167A (ja) * | 1984-07-04 | 1986-01-27 | Hitachi Ltd | 半導体装置 |
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
| JPS61107762A (ja) * | 1984-10-31 | 1986-05-26 | Toshiba Corp | 半導体記憶装置の製造方法 |
| US6028346A (en) * | 1986-04-25 | 2000-02-22 | Mitsubishi Denki Kabushiki Kaisha | Isolated trench semiconductor device |
| US5182227A (en) * | 1986-04-25 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method for manufacturing the same |
| JPS63207169A (ja) * | 1987-02-24 | 1988-08-26 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
-
1982
- 1982-06-02 JP JP57094558A patent/JPH0612804B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58212161A (ja) | 1983-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950009890B1 (ko) | 반도체기억장치 | |
| KR900001225B1 (ko) | 반도체기억장치와 그 제조방법 | |
| US5028990A (en) | Semiconductor memory device having improved dynamic memory cell structure | |
| US5032882A (en) | Semiconductor device having trench type structure | |
| US5398205A (en) | Semiconductor memory device having trench in which word line is buried | |
| JPH01125858A (ja) | 半導体装置およびその製造方法 | |
| KR900000635B1 (ko) | 반도체 기억장치 | |
| JPH0612804B2 (ja) | 半導体記憶装置 | |
| US4921815A (en) | Method of producing a semiconductor memory device having trench capacitors | |
| US5183774A (en) | Method of making a semiconductor memory device | |
| US5686746A (en) | Semiconductor memory device and a method of making the same | |
| KR940001425B1 (ko) | 수직구조를 갖는 바이폴라형 다이내믹 램을 제조하는 방법 및 그 다이내믹 램의 구조 | |
| US5027173A (en) | Semiconductor memory device with two separate gates per block | |
| JPS6410948B2 (ja) | ||
| JP2519216B2 (ja) | 半導体記憶装置 | |
| US5089868A (en) | Semiconductor memory device with improved groove capacitor | |
| JP2518147B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JPS62200758A (ja) | 半導体記憶装置 | |
| JPH0691216B2 (ja) | 半導体記憶装置 | |
| JPS639383B2 (ja) | ||
| JPH07109875B2 (ja) | ダイナミック型メモリ | |
| JP2615731B2 (ja) | 半導体メモリ装置 | |
| JPH05182457A (ja) | ダイナミック型半導体記憶装置 | |
| JPH0536930A (ja) | 半導体記憶装置 | |
| JPS62193274A (ja) | 半導体記憶装置とその製造方法 |