JPS61274356A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61274356A JPS61274356A JP60115801A JP11580185A JPS61274356A JP S61274356 A JPS61274356 A JP S61274356A JP 60115801 A JP60115801 A JP 60115801A JP 11580185 A JP11580185 A JP 11580185A JP S61274356 A JPS61274356 A JP S61274356A
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- Japan
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- groove
- layer
- capacitor
- substrate
- electrode plate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
１トランジスタ１キヤパシタ型のメモリセルから成る半
導体記憶装置において、キャパシタの専有面積当りの容
量値を増大させるために、基板に溝を掘り、その溝内面
に沿ってキャパシタを形成するが、この溝堀り構造に由
来して従来生じても）た隣接セル間のパンチスルーによ
る分離不完全性や、溝部分でのリークによる情報破壊の
生じ易さ等の問題を解決するため、本発明では溝の内壁
面に誘電体膜を形成し、その誘電体膜上にセルの電荷蓄
積電極を延在させ、基板側を共通電極プレートとする。
導体記憶装置において、キャパシタの専有面積当りの容
量値を増大させるために、基板に溝を掘り、その溝内面
に沿ってキャパシタを形成するが、この溝堀り構造に由
来して従来生じても）た隣接セル間のパンチスルーによ
る分離不完全性や、溝部分でのリークによる情報破壊の
生じ易さ等の問題を解決するため、本発明では溝の内壁
面に誘電体膜を形成し、その誘電体膜上にセルの電荷蓄
積電極を延在させ、基板側を共通電極プレートとする。
本発明は、半導体記憶装置に関し、特に各メモリセルが
トランジスタとキャパシタとによって構成され、かつ該
キャパシタがいわゆる溝堀り型キャパシタである半導体
記憶装置に関する。
トランジスタとキャパシタとによって構成され、かつ該
キャパシタがいわゆる溝堀り型キャパシタである半導体
記憶装置に関する。
一般に、ダイナミック型の半導体記憶装置においては、
各メモリセルが１個のＭＯＳ）ランジスタと１個のキャ
パシタとによって構成されている。
各メモリセルが１個のＭＯＳ）ランジスタと１個のキャ
パシタとによって構成されている。
このようなメモリセルは使用する素子の数が少ないから
回路の集積度を向上させることが可能であリ、したがっ
て記憶密度を増大させることができる。ところが、各メ
モリセルのキャパシタの容量は記憶データをなるべく長
時間安定に保持する必要があるためできるだけ大きい方
が望ましい。したがって、このようなメモリセルを用い
た半導体記憶装置の集積度したがって記憶密度をさらに
増大させるためには各メモリセルのキャパシタとして少
ない専有面積で大容量が得られるキャパシタを用いるこ
とが必要とされる。
回路の集積度を向上させることが可能であリ、したがっ
て記憶密度を増大させることができる。ところが、各メ
モリセルのキャパシタの容量は記憶データをなるべく長
時間安定に保持する必要があるためできるだけ大きい方
が望ましい。したがって、このようなメモリセルを用い
た半導体記憶装置の集積度したがって記憶密度をさらに
増大させるためには各メモリセルのキャパシタとして少
ない専有面積で大容量が得られるキャパシタを用いるこ
とが必要とされる。
第５図は、従来形のダイナミック型半導体記憶装置に用
いられているメモリセルの構造を示す。
いられているメモリセルの構造を示す。
同図のメモリセルは、１ビツトにつき１個のトランスフ
ァゲート用ＭＯ３）ランジスタと１個のキャパシタとに
よって構成されている。ＭＯＳ）ランジスタは、例えば
Ｐ−型の半導体基板１に形成されたＮ＋型広拡散層２よ
び３をそれぞれドレインおよびソースとし、これらのＮ
＋型広拡散層２よび３の間のチャンネル領域上に図示し
ない絶縁膜を介して形成された多結晶シリコン層４をゲ
ートとして構成されている。キャパシタは、いわゆる溝
堀り型キャパシタであり、Ｐ−型基板１に例えば７字形
の溝を設け、この溝の内表面にキャパシタ誘電体とする
薄い絶縁膜５を付加し、該絶縁膜５上に多結晶シリコン
層６を形成することにより構成されている。なお、７は
隣接メモリセルのキャパシタとの分離を行なうためのフ
ィールド酸化膜である。
ァゲート用ＭＯ３）ランジスタと１個のキャパシタとに
よって構成されている。ＭＯＳ）ランジスタは、例えば
Ｐ−型の半導体基板１に形成されたＮ＋型広拡散層２よ
び３をそれぞれドレインおよびソースとし、これらのＮ
＋型広拡散層２よび３の間のチャンネル領域上に図示し
ない絶縁膜を介して形成された多結晶シリコン層４をゲ
ートとして構成されている。キャパシタは、いわゆる溝
堀り型キャパシタであり、Ｐ−型基板１に例えば７字形
の溝を設け、この溝の内表面にキャパシタ誘電体とする
薄い絶縁膜５を付加し、該絶縁膜５上に多結晶シリコン
層６を形成することにより構成されている。なお、７は
隣接メモリセルのキャパシタとの分離を行なうためのフ
ィールド酸化膜である。
第５図のメモリセルにおいては、キャパシタはＰ−型基
板１のＶ字型溝の表面に近い部分を反転させていわゆる
反転層を形成し、この反転層と導電層６との間で容量が
形成される。したがってキャパシタ電極がＶ字型溝に沿
って形成されるから少ない基板面積で大きな容量を得る
ことができる。
板１のＶ字型溝の表面に近い部分を反転させていわゆる
反転層を形成し、この反転層と導電層６との間で容量が
形成される。したがってキャパシタ電極がＶ字型溝に沿
って形成されるから少ない基板面積で大きな容量を得る
ことができる。
第５図のメモリセルにおいては、点線で示される範囲に
空乏層８を生じこの空乏層は隣接するメモリセルのキャ
パシタの溝の間隔が狭い場合には溝と溝との間の領域全
体に広がるためこの領域でハンチスルーｍ＆を起り易く
なる。バンチスルー現象を起すとセルとセルが電気的に
導通状態となり蓄えられている情報が破壊される。した
がって、溝と溝との間隔を狭くすることができず記憶装
置の集積度をあまり向上させることができないという不
都合があった。さらに、第５図のメモリセルにおいては
、熱処理等によってストレスが加えられた場合に結晶に
転移等を生じ溝部分でリークを生じ易く情報が破壊され
るという不都合があった。
空乏層８を生じこの空乏層は隣接するメモリセルのキャ
パシタの溝の間隔が狭い場合には溝と溝との間の領域全
体に広がるためこの領域でハンチスルーｍ＆を起り易く
なる。バンチスルー現象を起すとセルとセルが電気的に
導通状態となり蓄えられている情報が破壊される。した
がって、溝と溝との間隔を狭くすることができず記憶装
置の集積度をあまり向上させることができないという不
都合があった。さらに、第５図のメモリセルにおいては
、熱処理等によってストレスが加えられた場合に結晶に
転移等を生じ溝部分でリークを生じ易く情報が破壊され
るという不都合があった。
本発明の目的は、前述の従来形における問題点に鑑み、
トランジスタと溝堀り型キャパシタとを有するメモリセ
ルを備えた半導体記憶装置において、パンチスルーによ
る分離不完全という問題を解消して、隣接するメモリセ
ルのキャパシタの溝と溝との間の間隔を短縮できるよう
にして集積度を向上させると共に、熱処理等のストレス
等によってキャパシタの電極間でリークが生ずることを
防止して半導体記憶装置の信頼性および歩留りを向上さ
せることにある。
トランジスタと溝堀り型キャパシタとを有するメモリセ
ルを備えた半導体記憶装置において、パンチスルーによ
る分離不完全という問題を解消して、隣接するメモリセ
ルのキャパシタの溝と溝との間の間隔を短縮できるよう
にして集積度を向上させると共に、熱処理等のストレス
等によってキャパシタの電極間でリークが生ずることを
防止して半導体記憶装置の信頼性および歩留りを向上さ
せることにある。
上記従来技術における問題点を解決するため、本発明に
よる半導体記憶装置は、第１図に示すような基本断面構
成を有する。
よる半導体記憶装置は、第１図に示すような基本断面構
成を有する。
第１図において、１１は半導体基板、１２，１３．１４
はトランスファゲート用トランジスタを構成するソース
・ドレイン領域およびゲート電極、１５は溝、１６は誘
電体膜、１７はセルキャパシタの電荷蓄積電極プレート
をなす導電層であって、トランスファゲート用トランジ
スタのソース又はドレイン領域１３に接続されて誘電体
膜１６上に延在配置されている。
はトランスファゲート用トランジスタを構成するソース
・ドレイン領域およびゲート電極、１５は溝、１６は誘
電体膜、１７はセルキャパシタの電荷蓄積電極プレート
をなす導電層であって、トランスファゲート用トランジ
スタのソース又はドレイン領域１３に接続されて誘電体
膜１６上に延在配置されている。
半導体基板１１は各セルに共通の基準電位電極プレート
として機能し、溝１５内壁面上に誘電体膜１６を介して
配置された導電層１７が電荷蓄積電極プレートとして機
能して、セルキャパシタが構成されているので、隣接セ
ルの電荷蓄積電極は誘電体膜１６上で絶縁分離された状
態で近接配置されることはあっても、基板１１内部で近
接して対向配置されないので、パンチスルーの間Ｒは一
掃できる。
として機能し、溝１５内壁面上に誘電体膜１６を介して
配置された導電層１７が電荷蓄積電極プレートとして機
能して、セルキャパシタが構成されているので、隣接セ
ルの電荷蓄積電極は誘電体膜１６上で絶縁分離された状
態で近接配置されることはあっても、基板１１内部で近
接して対向配置されないので、パンチスルーの間Ｒは一
掃できる。
また溝１５の先端部はストレスにより接合リークを生じ
易い傾向をもたらすが、本発明ではこの部分の基板１１
内部に電荷蓄積領域を延伸させていないので、リークに
よる情報破壊の問題も回避できる。
易い傾向をもたらすが、本発明ではこの部分の基板１１
内部に電荷蓄積領域を延伸させていないので、リークに
よる情報破壊の問題も回避できる。
第２図は本発明実施例の半導体記憶装置の構造断面を示
し、対称的に構成配置された一対のメモリセル部分を示
しである。
し、対称的に構成配置された一対のメモリセル部分を示
しである。
第２図において、２１はＰ−型シリコン基板、２２．２
３はＮ−ｔ−型ソース・ドレイン領域、２４はゲート電
極（ワード線をも構成する）、２５は溝、２６は二酸化
シリコン或いは窒化シリコンなどから成る誘電体膜、２
７はセルの電荷蓄積電極プレート用の導電層、２８は表
面反転防止用のｐ＋領領域２９はフィールド酸化膜、３
０はワード線、３１は絶縁層、３２はビット線である。
３はＮ−ｔ−型ソース・ドレイン領域、２４はゲート電
極（ワード線をも構成する）、２５は溝、２６は二酸化
シリコン或いは窒化シリコンなどから成る誘電体膜、２
７はセルの電荷蓄積電極プレート用の導電層、２８は表
面反転防止用のｐ＋領領域２９はフィールド酸化膜、３
０はワード線、３１は絶縁層、３２はビット線である。
１メセリセルは、ソース・ドレイン領域２３゜２４及び
ゲート２４から成るトランスファゲート用トランジスタ
と、電荷蓄積電極フレート２７、誘電体２６及び基準電
位電極プレートをなす基板２１ （特にＰ中領域２８の
部分）から成るキャパシタとによって構成される。基板
２１は基準電位である、例えば接地電位に接続される。
ゲート２４から成るトランスファゲート用トランジスタ
と、電荷蓄積電極フレート２７、誘電体２６及び基準電
位電極プレートをなす基板２１ （特にＰ中領域２８の
部分）から成るキャパシタとによって構成される。基板
２１は基準電位である、例えば接地電位に接続される。
そして、選択されたワード線の電位が高レベルとなって
、それに連なるセルのゲート電極２４が高レベルになる
と、そのトランスファゲート用トランジスタがオンし、
読出し又は書込みが行なわれる。即ち、電荷蓄積端子を
なす領域２３乃至電荷蓄積電極プレート２７の蓄積電荷
に応じた電位をビット線３２に与えて、ビット線３２に
連なるセンス手段から情報読出しを行なうか、又は書込
み情報に対応するビット線３２の高又は低レベルをセル
の電荷蓄積端子である領域２３乃至電極プレート２７に
与える。ゲート電極２４が低レベル状態では、セルは領
域２３及び電極プレート２７に蓄積情報に応じた高又は
低レベルの電位を保持することになる。
、それに連なるセルのゲート電極２４が高レベルになる
と、そのトランスファゲート用トランジスタがオンし、
読出し又は書込みが行なわれる。即ち、電荷蓄積端子を
なす領域２３乃至電荷蓄積電極プレート２７の蓄積電荷
に応じた電位をビット線３２に与えて、ビット線３２に
連なるセンス手段から情報読出しを行なうか、又は書込
み情報に対応するビット線３２の高又は低レベルをセル
の電荷蓄積端子である領域２３乃至電極プレート２７に
与える。ゲート電極２４が低レベル状態では、セルは領
域２３及び電極プレート２７に蓄積情報に応じた高又は
低レベルの電位を保持することになる。
第２図の構成においては、隣接セルの導電層２７は誘電
体膜２６上にあって相互に完全に、絶縁分離されている
ので、それらの間でパンチスルー現象を起こすことはな
い。溝内壁に沿った基板内面には電荷蓄積端をなす反転
層や反対導電型層は形成されないので、隣接セル間の溝
内壁面対向部分でパンチスルーを生じることもない。本
発明では、このような反転層の生成を積極的に防止する
ため、高濃度Ｐ？領領域８を設けることが望ましい。こ
の高濃度領域２８は、導電Ｍ２７に正の高レベル電圧が
印加された状態でも基板内に空乏層が拡がるのを抑制し
てキャパシタンス減少を防止する意味でも望ましいもの
である。このように、溝２５の内壁面に沿っては反転層
や反対導電型層は形成されないので、ストレスによって
溝部分で接合リーマをもたらす結晶欠陥等を例え生じた
と尚、第２図でのワード線３０は、各ワード線が交互に
隣接セルのキャパシタ部上を通過するように配置される
所謂折返しビット線配置のために設けられているが、オ
ープンビット線配置では必ずしもこの配置は必要ではな
い。
体膜２６上にあって相互に完全に、絶縁分離されている
ので、それらの間でパンチスルー現象を起こすことはな
い。溝内壁に沿った基板内面には電荷蓄積端をなす反転
層や反対導電型層は形成されないので、隣接セル間の溝
内壁面対向部分でパンチスルーを生じることもない。本
発明では、このような反転層の生成を積極的に防止する
ため、高濃度Ｐ？領領域８を設けることが望ましい。こ
の高濃度領域２８は、導電Ｍ２７に正の高レベル電圧が
印加された状態でも基板内に空乏層が拡がるのを抑制し
てキャパシタンス減少を防止する意味でも望ましいもの
である。このように、溝２５の内壁面に沿っては反転層
や反対導電型層は形成されないので、ストレスによって
溝部分で接合リーマをもたらす結晶欠陥等を例え生じた
と尚、第２図でのワード線３０は、各ワード線が交互に
隣接セルのキャパシタ部上を通過するように配置される
所謂折返しビット線配置のために設けられているが、オ
ープンビット線配置では必ずしもこの配置は必要ではな
い。
次に、第３図を参照して第２図のメモリセルの製造方法
を説明する。先ず、半導体基板２１に第３図（ａｌに示
すように、隣接するメモリセルのキャパシタの間の分離
を行なうフィールド酸化膜２９を形成した後、第３図（
ｂ）のように、全面に薄い熱酸化膜４１を形成してから
、リアクティブイオンエツチング等により例えば７字型
の溝２５を形成する。溝形状は勿論７字に限られるもの
ではない。
を説明する。先ず、半導体基板２１に第３図（ａｌに示
すように、隣接するメモリセルのキャパシタの間の分離
を行なうフィールド酸化膜２９を形成した後、第３図（
ｂ）のように、全面に薄い熱酸化膜４１を形成してから
、リアクティブイオンエツチング等により例えば７字型
の溝２５を形成する。溝形状は勿論７字に限られるもの
ではない。
次に酸化膜２９．３１をマスクとして、溝２５内壁面に
対してボロンを拡散し、第３図（Ｃ）に示すように、ｐ
＋−領域２８を形成する。
対してボロンを拡散し、第３図（Ｃ）に示すように、ｐ
＋−領域２８を形成する。
その後、酸化膜３１をエツチング除去してから、熱酸化
或いはＣＶＤ法により二酸化シリコン、或いは窒化シリ
コンなどから成るキャパシタ誘電体膜２６を形成し、第
３図（ｄ）のようにトランジスタのソース、又はドレイ
ン形成領域からこの誘電体膜２６を選択的にエツチング
除去しておく。
或いはＣＶＤ法により二酸化シリコン、或いは窒化シリ
コンなどから成るキャパシタ誘電体膜２６を形成し、第
３図（ｄ）のようにトランジスタのソース、又はドレイ
ン形成領域からこの誘電体膜２６を選択的にエツチング
除去しておく。
さらに、電荷蓄積電極プレート２７を構成するために多
結晶シリコン層をＣＶＤ法により形成し、第３図（ｅ）
のように溝部分を二酸化シリコンのような絶縁物３１に
よって平坦に埋める。平坦化は、絶縁物３１をＣＶＤ法
で十分厚く堆積した後に、レジスト等を平坦に塗布し、
一様な速度で全面エツチングをするといった公知の手法
を用いればよい。多結晶シリコンは成長中又は成長後に
Ｎ型にドープしておく。
結晶シリコン層をＣＶＤ法により形成し、第３図（ｅ）
のように溝部分を二酸化シリコンのような絶縁物３１に
よって平坦に埋める。平坦化は、絶縁物３１をＣＶＤ法
で十分厚く堆積した後に、レジスト等を平坦に塗布し、
一様な速度で全面エツチングをするといった公知の手法
を用いればよい。多結晶シリコンは成長中又は成長後に
Ｎ型にドープしておく。
次に、第３図（ｆ）のように多結晶シリコン層２７をセ
ルのキャパシタ対向電極プレートの形にパターニングす
る。さらにトランジスタ形成予定領域上の誘電体膜等を
除去して基板表面を表出させる。
ルのキャパシタ対向電極プレートの形にパターニングす
る。さらにトランジスタ形成予定領域上の誘電体膜等を
除去して基板表面を表出させる。
基板露出表面に薄いゲート絶縁膜４２を形成した後、多
結晶シリコン又は高融点金属シリサイド等の誘電体層を
形成してから、この導電体層を第３図（幻のようにゲー
ト電極２４乃至ワード線３０の形にパターニングする。
結晶シリコン又は高融点金属シリサイド等の誘電体層を
形成してから、この導電体層を第３図（幻のようにゲー
ト電極２４乃至ワード線３０の形にパターニングする。
次いでイオン注入法などによりゲート電極部をマスクと
する周知のセルファライン工程によってＮ型不純物を導
入することでソース及びドレイン領域２２．２３を形成
する。多結晶シリコン層２７端の基板との接触部でも、
当該多結晶シリコン層からＮ型不純物が基板内へ導入さ
れ、ソース又はドレイン領域２３との接触が確保される
。
する周知のセルファライン工程によってＮ型不純物を導
入することでソース及びドレイン領域２２．２３を形成
する。多結晶シリコン層２７端の基板との接触部でも、
当該多結晶シリコン層からＮ型不純物が基板内へ導入さ
れ、ソース又はドレイン領域２３との接触が確保される
。
その後、二酸化シリコンのような絶縁物３１をＣＶＤ法
にて全面に成長し、ビット線コンタクト窓を開けた後、
配線金属用のアルミニウムを被着し、パターニングして
ビット線３２を形成して第２図の構造を完成する。
にて全面に成長し、ビット線コンタクト窓を開けた後、
配線金属用のアルミニウムを被着し、パターニングして
ビット線３２を形成して第２図の構造を完成する。
第４図は本発明の他の実施例構造を示すが、基本構成要
素は第２図実施例と同様であって、同一参照記号を付し
である。第４図実施例ではゲート電極２４が薄い絶縁膜
（図示省略）を介して導電層２７に一部オーバラフプし
て配置され、高密度配置が図られている。またフィール
ド酸化膜２９は隣接セル間全体に亘って設けられ、され
にｐ＋領域２８が、フィールド下で連結して設けられて
いる点が第２図実施例とは異なる。第４図ではビット線
やワード線の図示は省略しであるが、これらは第２図実
施例と同様でよく、また勿論オープンビット線配置にも
適用可である。
素は第２図実施例と同様であって、同一参照記号を付し
である。第４図実施例ではゲート電極２４が薄い絶縁膜
（図示省略）を介して導電層２７に一部オーバラフプし
て配置され、高密度配置が図られている。またフィール
ド酸化膜２９は隣接セル間全体に亘って設けられ、され
にｐ＋領域２８が、フィールド下で連結して設けられて
いる点が第２図実施例とは異なる。第４図ではビット線
やワード線の図示は省略しであるが、これらは第２図実
施例と同様でよく、また勿論オープンビット線配置にも
適用可である。
以上のように、本発明によれば、溝堀り型キャパシタと
トランジスタとから成るメモリセルを有する半導体記憶
装置において、基板側を基準電位電極プレート、溝内壁
面の誘電体膜上の導電層を１Ｍ蓄積電極プレートとして
キャパシタを構成したので、溝形成に起因する基板内部
での問題、即ち隣接セル間パンチスルーや溝部でのリー
クなどの問題を回避することができ、高集積化及び信頼
性向上の効果が得られる。
トランジスタとから成るメモリセルを有する半導体記憶
装置において、基板側を基準電位電極プレート、溝内壁
面の誘電体膜上の導電層を１Ｍ蓄積電極プレートとして
キャパシタを構成したので、溝形成に起因する基板内部
での問題、即ち隣接セル間パンチスルーや溝部でのリー
クなどの問題を回避することができ、高集積化及び信頼
性向上の効果が得られる。
第１図は本発明の半導体記憶装置のメモリセル基本構造
断面を示す図、第２図は本発明実施例の半導体記憶装置
の構造断面図、第３図（ａｌ〜（幻は第２図実施例装置
の製造工程を説明する図、第４図は本発明の他の実施例
装置の構造断面図、第５図は従来例の装置の構造断面図
である。 １１．１３・−−−−一−−−・半導体基板１２．１３
，２２．２３−・−・−ソース・ドレイン領域 １４．２４−・−−−−−−〜ゲート電極１５、２５−
・−・−溝 １６．２６−・・・・−・・誘電体膜 １７．２７・−−−−−一−・−導電層第 １ 砧 第３ｚ ’ｔｆｐ３ 記 第４１２１ 駕 ５ Σ
断面を示す図、第２図は本発明実施例の半導体記憶装置
の構造断面図、第３図（ａｌ〜（幻は第２図実施例装置
の製造工程を説明する図、第４図は本発明の他の実施例
装置の構造断面図、第５図は従来例の装置の構造断面図
である。 １１．１３・−−−−一−−−・半導体基板１２．１３
，２２．２３−・−・−ソース・ドレイン領域 １４．２４−・−−−−−−〜ゲート電極１５、２５−
・−・−溝 １６．２６−・・・・−・・誘電体膜 １７．２７・−−−−−一−・−導電層第 １ 砧 第３ｚ ’ｔｆｐ３ 記 第４１２１ 駕 ５ Σ
Claims (1)
- トランスファゲート用トランジスタと電荷蓄積用キャ
パシタとから成るメモリセルを具備し、該電荷蓄積用キ
ャパシタは、半導体基板（１１）と該半導体基板表面に
形成された溝（１５）の内壁面上に設けた誘電体膜（１
６）と該誘電体膜上の導電層（１７）とで構成され、前
記導電層が前記トランスファゲート用トランジスタに接
続された電荷蓄積電極プレートとして、且つ前記半導体
基板が基準電位電極プレートとして機能するように構成
されたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115801A JPS61274356A (ja) | 1985-05-29 | 1985-05-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60115801A JPS61274356A (ja) | 1985-05-29 | 1985-05-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61274356A true JPS61274356A (ja) | 1986-12-04 |
Family
ID=14671415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60115801A Pending JPS61274356A (ja) | 1985-05-29 | 1985-05-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61274356A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS6058662A (ja) * | 1983-09-12 | 1985-04-04 | Nec Corp | 電荷一時蓄積記憶装置 |
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
-
1985
- 1985-05-29 JP JP60115801A patent/JPS61274356A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5982761A (ja) * | 1982-11-04 | 1984-05-12 | Hitachi Ltd | 半導体メモリ |
| JPS6058662A (ja) * | 1983-09-12 | 1985-04-04 | Nec Corp | 電荷一時蓄積記憶装置 |
| JPS6155957A (ja) * | 1984-08-27 | 1986-03-20 | Toshiba Corp | 半導体記憶装置 |
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