DE4210265C2 - Verfahren und Vorrichtung zur digitalen Aufbereitung frequenzmodulierter Signale, insbesondere für Funkempfänger - Google Patents
Verfahren und Vorrichtung zur digitalen Aufbereitung frequenzmodulierter Signale, insbesondere für FunkempfängerInfo
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Description
Die Erfindung betrifft ein Verfahren und eine Vorrichtung
zur digitalen Aufbereitung frequenzmodulierter
Signale.
Aus der DE 27 59 259 A1 ist ein Verfahren zur digitalen
Aufbereitung von frequenzmodulierten Signalen bekannt.
Danach wird eine Periodenmessung mit einer quarzstabilen
Referenzfrequenz durchgeführt. Die Meßwerte werden mit
zwei programmierten Schwellwerten verglichen.
Nachteilig ist, daß die programmierten Schwellwerte
Festwerte darstellen. Sie liegen nicht um die Mittenfrequenz,
so daß zusätzliche Maßnahmen erforderlich
sind.
Bekannt ist aus der DE 35 36 032 A1 ein Demodulationsverfahren
für binäre frequenzmodulierte Signale, wobei
zuerst Zählwerte gebildet werden, die den Längen von
Halbperioden des Signals entsprechen. Diese Zählwerte
werden durch einen Mikroprozessor ausgewertet.
Nachteilig ist, daß diese Form der Aufbereitung und Auswertung
zu aufwendig und zu langsam ist.
Weiterhin ist aus der EP 01 70 454 B1 ein Verfahren und
eine Vorrichtung zur Aufbereitung frequenzmodelierter
Signale bekannt. Mit einem Taktgenerator werden Taktimpulse
erzeugt, die in zwei Zähler eingezählt werden.
Nachteilig ist, daß hierbei nur einer der binären Zustände
des Signals ausgewertet und somit nur ein Teil des
frequenzmodulierten Signals verwertet wird.
Bei der digitalen Aufbereitung über Funkstrecken übertragener
digitaler Signale kann zur Demodulation eine
Koinzidenzschaltung benutzt werden (CZICHOS, H.: Hütte,
Die Grundlagen der Ingenieurwissenschaften, 29 Auflage,
Springer-Verlag Berlin/Heidelberg /New York/London/Paris/
Tokyo/Hongkong 1991, S. G97). Die momentane Frequenzabweichung
wird mit Hilfe der frequenzabhängigen Phasenlaufzeit
eines LC-Schwingkreises nach Rechteckformung
mit dem ebenso geformten Eingangssignal multipliziert.
Das Nutzsignal ergibt sich dann als zeitlicher Mittelwert
am Ausgang eines RC-Tiefpaßgliedes. Möglich ist
eine Auswertung des frequenzmodulierten Signals allerdings
nur mit analogen Hilfsgrößen.
Der Erfindung liegt die Aufgabe zugrunde, die vorstehend
genannten Nachteile bei einer digitalen Aufbereitung der
eingangs genannten Art zu beseitigen, und ein Verfahren
und eine Vorrichtung zur digitalen Aufbereitung frequenz
modulierter Signale anzugeben, die einfach und sicher
sind.
Erfindungsgemäß wird die Aufgabe dadurch gelöst,
- a) daß mit einem Teiler eine Frequenz, durch eine ganze Zahl n<1 in eine geteilte Zwischenfrequenz geteilt wird,
- b) daß von einem Referenzoszillator erzeugte Refe renz-Frequenz in einen Zähler eingezählt wird und
- c) daß mit einer Steuerlogik aus der geteilten Zwischen frequenz Signale generiert werden, die die in den Zähler eingezählten Zähltakte der Referenz- Frequenz bei jeder steigenden bzw. fallenden Flanke der geteilten Zwischenfrequenz übertragen bzw. löschen, wodurch am Ausgang des Zählers die Periode der Frequenz gemessen in Zähltakten der Referenz-Frequenz des Referenzoszillators zur Verfügung gestellt wird.
Die mit der Erfindung erzielten Vorteile bestehen ins
besondere darin, daß die per Funk übertragenen Daten ein
deutig und ohne analoge Hilfsmittel demoduliert werden
können. Der Funkempfänger kann also die Empfangsfrequenz
digital auswerten und das digitale Signal bereitstellen.
Vorteilhaft ist es, wenn die Frequenz des Frequenzoszil
lators wesentlich größer, vorzugsweise zwischen 100 bis
1000mal, als die Zwischenfrequenz gewählt wird. Damit
steht ein eindeutiger digitaler Wert zur Verfügung, der
ohne jegliche analoge Hilfsmittel demoduliert wurde und
der unbeeinflußt von äußeren Störungen ist.
Vorteilhaft ist es, in Abhängigkeit von der Frequenz
durch die Steuerlogik am Zähler ein Ausgangssignal mit
dem Digitalpegel logisch 0 bzw. 1 zur Verfügung zu stel
len. Damit steht ein solcher digitaler Wert zur Verfü
gung, der sich vorteilhaft in digitalen Systemen weiter
verarbeiten läßt.
In weiterer Ausgestaltung wird die Frequenz als Zwischen
frequenz eingegeben. Damit ist es möglich, die zu über
tragende Information mit einem Frequenzhub als logische
1 und logische 0 exakt zu kodieren.
Vorteilhaft ist dabei, daß einem Übertragungsempfänger
die in den Zähler eingezählten Zähltakte der Refe
renz-Frequenz ein Frequenz-Kontrollsignal erzeugt wird,
mit dem ein Oszillator so nachgestellt wird, daß sich
die Zwischenfrequenz in einem festgelegten Bereich
bewegt. Damit wird gesichert, daß die in der Zwischenfre
quenz enthaltene digitale Information unverfälscht zur
Auswertung zur Verfügung gestellt werden kann. Ohne das
Frequenz-Kontrollsignal besteht die Möglichkeit, daß
durch Frequenzschwankungen der Frequenzhub verändert
werden kann. Das birgt die Gefahr in sich, daß es zu an
deren Teilergebnissen mit dieser veränderten Zwischenfre
quenz kommen kann. Das kann zur Folge haben, daß eine
falsche Information ausgegeben wird.
Vorteilhaft ist es, wenn mit dem Frequenz-Kontrollsignal
die Drift der Frequenz beweglicher Sender, insbesondere
von Satellitensendern, kompensiert wird. Auch hier wird
gesichert, daß die Frequenz einen geforderten Toleranzbe
reich einhält.
Die Vorrichtung zur Durchführung des Verfahrens weist
einen Teiler auf, der an einer Steuerlogik angeordnet
ist. Vor den Teiler ist ein Komperator schaltbar. Die
Steuerlogik ist mit einem Zähler, der von einem Refe
renzoszillator beaufschlagt ist, und einem Speicher ver
bunden, wobei der Ausgang des Zählers ebenfalls am Spei
cher anliegt. Diese Ausführungsform ermöglicht eine be
sonders vorteilhafte Realisierung des angegebenen Ver
fahrens und der damit verbundenen Vorteile.
Vorteilhaft ist es, daß die Steuerlogik aus einem pro
grammierbaren Baustein besteht, der mit einem Hilfszäh
ler und zwei Flip-Flop verbunden ist. Dadurch ist es in
besonders einfacher und den jeweiligen Einsatzbedin
gungen angepaßter Form möglich, bestimmte Auswertekri
terien genauestens festzulegen. Anstelle eines program
mierbaren Bausteins sind in bekannter Weise auch nur dis
krete Bauelemente einsetzbar, die die einzelnen Ver
fahrensschritte hardwaremäßig umsetzen.
Vorteilhaft ist es, daß der Referenzoszillator der Zäh
ler, dem programmierbaren Baustein, den Hilfszähler und
die beiden Flip-Flop synchron taktet. Damit wird der Re
ferenzoszillator nicht nur für das Einzählen in das Zähl
werk des Zählers, sondern für das synchrone Takten der
Auswertelogik benutzt.
In einer besonderen Ausführungsform liegt der program
mierbare Baustein mit seinen Eingängen an den Ausgängen
des Hilfszählers und an den Ausgängen des Zählers. Mit
seinem ersten Ein-/Ausgang gibt der programmierbare
Baustein an ein Ausgangssignal ab. Mit seinem zweiten
Ein-/Ausgang ist er am ersten negierten Eingang des
ersten Flip-Flop, dessen Ausgang sowohl mit dem negier
ten Eingang des Hilfszählers als auch am ersten negier
ten Eingang des Zählers verbunden ist, angeordnet ist,
dessen Eingang über einen zweites UND-Glied sowohl direkt
an der geteilten Zwischenfrequenz als auch über den Aus
gang des zweiten Flip-Flop anliegt, die den ersten ne
gierten Eingang beaufschlagt, dessen zweiter Eingang mit
dem ersten Ausgang des Hilfszählers verbunden ist. Mit
seinem dritten Ein-/Ausgang ist der programmierbare
Baustein mit dem zweiten negierten Eingang des Zählers
verbunden. Mit seinen vierten Ein-/Ausgang gibt der pro
grammierbare Baustein ein Frequenz Kontrollsignal ab.
Der zweite Ausgang des Hilfszählers ist dabei am dritten
Eingang des Zählers angeordnet. Dadurch ist es insbe
sondere möglich, daß ein Ausgangssignal erzeugt wird,
das dem übertragenen logischen Zustand entspricht. Dar
über hinaus wird ein Kontrollsignal abgegeben, das die
Einstellbarkeit eines Oszillators des Empfängers im Hoch
frequenzteil überwacht.
Die Erfindung wird nachstehend an einem Ausführungsbei
spiel näher erläutert. Es zeigen:
Fig. 1 ein Blockschaltbild einer digitalen Frequenz
demodulation,
Fig. 2 eine Zwischenfrequenzaufbereitungsanordnung für
eine digitale Frequenzdemodulation,
Fig. 3 einen Demodulator für eine digitale Frequenz
demodulation.
Die wesentlichen Bauelemente einer digitalen Frequenz
demodulation sind:
- - ein Teiler T
- - eine Steuerlogik ST
- - ein Referenzoszillator RO
- - ein Zähler Z und
- - eine Speichereinheit SP.
Wie die Fig. 1 deutlich macht, gelangt eine Zwischen
frequenz ZF auf einen Komparator K, an dessen Ausgang
das Eingangssignal mit Digitalpegeln zur Verfügung
steht. Daran ist der Teiler T angeschlossen, der eine
Teilung der Zwischenfrequenz ZF durch eine ganze Zahl
vornimmt. Der Teilungsfaktor kann dabei auch 1 sein. Am
Ausgang des Teilers T steht dadurch eine geteilte
Zwischenfrequenz ZF1 zur Verfügung.
Wie diese aufbereitet wird, zeigt besonders deutlich
Fig. 2. Von einem nicht dargestellten Hochfrequenzteil
wird die Zwischenfrequenz ZF erzeugt und gelangt über
einen Kondensator C29 und Widerstände R29, R28 mit einem
Pegel von etwa 1 V zu einem Keramikfilter L2. Die Zwi
schenfrequenz ZF hat einen mittleren Wert von 455 kHz.
Die zu übertragende Information ist in dieser Frequenz
enthalten. Bei einem Frequenzhub von ± 4 kHz ist eine lo
gische 1 mit einer Frequenz von 459 kHz und eine logi
sche 0 mit einer Frequenz von 451 kHz kodiert. Die Zwi
schenfrequenz ZF gelangt zur Unterdrückung von Störungen
über den Keramikfilter L2 an den Komperator U8 (K). Der
Komparator U8 selbst ist in bekannter Weise mit einem
Netzwerk von Widerständen R30, . . . , R34, R43 und R44 und
Kondensatoren C30, . . . , C33 beschaltet. Am Ausgang des
Komparators U8 bzw. der nachgeschalteten Schmitt-Trigger
U7D, U7E steht die Zwischenfrequenz ZF mit Logikpegeln
zur Verfügung. Ein Zähler U9A wird nun über die geeignete
Auswahl von den Widerständen R36, R38, R40 und R42 als
Teiler T durch 8 beschaltet. Das Ausgangssignal des Zäh
lers U9A, d. h. die auf Logikpegel und durch einen
festen Faktor geteilte Zwischenfrequenz ZF, steht als
eine geteilte Zwischenfrequenz ZF1 zur weiteren Verarbei
tung zur Verfügung.
Als Referenzfrequenzerzeuger enthält das System, wie
Fig. 1 weiter zeigt, einen Referenzoszillator RO, z. B.
einen Quarzoszillator. Seine Frequenz ist dabei so ge
wählt, daß sie wesentlich größer als die zu messende Ein
gangsfrequenz ist. Der Referenzoszillator RO arbeitet
nun auf den Eingang eines Zählers Z. Mit Hilfe einer
Steuerlogik ST werden aus diesem Eingangssignal Signale
generiert und in den Zähler Z übertragen oder gelöscht.
Am Ausgang des Zählers Z steht die Periode der Frequenz
ZF, gemessen in Zähltakten der Referenz-Frequenz RF zur
Verfügung. Das digitale Ausgangssignal hängt nun nur
noch von der Referenz-Frequenz RF des Referenzoszillators
RO und der Zwischenfrequenz ZF ab.
Wie die Demodulation im einzelnen vorgenommen wird, ver
deutlicht besonders Fig. 3. Dieser Schaltungsabschnitt
enthält die bereits bekannten Bauelemente Referenzoszil
lator RO (im folgenden mit U16 bezeichnet), den Zähler Z
(U14) und die Steuerlogik ST, die aus einer Zusammen
schaltung zweier Flip-Flops U12A und U12B, einem UND-
Glied U10D, einem Hilfszähler U13 und einem programmier
baren Baustein U15 besteht. Beide Flip-Flops U12A und
U12B, der Hilfszähler U13, der programmierbare Baustein
U15 und der Zähler U14 (Z) werden mit dem vom Referenz
oszillator U16 (RO) erzeigten Referenz-Frequenz RF syn
chron betrieben. Wechselt die geteilte Zwischenfrequenz
ZF1 von 1 nach 0, wird der Flip-Flop U12A geschaltet, so
daß sein Ausgang 7Q auf 1 geht. Wechselt die geteilte
Zwischenfrequenz ZF1 von logisch 0 nach 1, wird der
Flip-Flop U12B geschaltet und dessen Ausgang 10Q geht
auf 1. Dadurch wird der Hilfszähler U13 gestartet und
der Zähler U14 angehalten. Die Ausgangsimpulse des Hilfs
zählers U13 schalten nun den Flip-Flop U12A wieder
zurück. In der Folge kann der Flip-Flop U12B durch den
immer noch anliegenden High-Pegel der Zwischenfrequenz
ZF1 nicht mehr gesetzt werden.
Daraus ergibt sich folgende Situation:
Der Hilfszähler U13 zählt, der Zähler U14 steht. An den Ausgangsleitungen QA bis QH des Zählers U14 steht nun das Zählergebnis zur Verfügung. Abhängig vom Zählerstand des Hilfszählers U13 wird durch die Steuerlogik ST fol gendes vollzogen:
Der Hilfszähler U13 zählt, der Zähler U14 steht. An den Ausgangsleitungen QA bis QH des Zählers U14 steht nun das Zählergebnis zur Verfügung. Abhängig vom Zählerstand des Hilfszählers U13 wird durch die Steuerlogik ST fol gendes vollzogen:
- 1. Auswerten des Zählerstandes des Zählers U14 beim Zäh lerstand 5 des Hilfszählers U13.
- 2. Löschen des Zählers U14 beim Zählerstand 6 des Hilfs zählers U13.
- 3. Rücksetzen des Flip-Flop U12B beim Zählerstand 7 des Hilfszählers U13.
Die dritte Maßnahme bewirkt, daß der Hilfszähler U13 ge
löscht und angehalten wird und daß gleichzeitig der
Zähler U14 zählt, beginnend mit dem Zählerstand 0. Durch
die Steuerlogik ST ist gewährleistet, daß bei der Aus
wertung des Zählerstandes U14 genau 8 addiert wird, um
die exakte Periodendauer der geteilten Zwischenfrequenz
ZF1, gemessen in Takten des Referenzoszillators U16, zu
erhalten.
Außerdem gibt es den Zählerstand 4 und 5 des Hilfszäh
lers U13, zu dem der Ausgangszählerstand des Zählers U14
stabil ist und deshalb zuverlässig ausgewertet werden
kann. Bei der Auswertung der Signale ist noch zu berück
sichtigen, daß die Zwischenfrequenz ZF sich immer im Be
reich von 445 bis 465 kHz bewegt. Es genügt deshalb, bei
der Auswertung des Zählerstandes des Zählers U14 nur die
niederwertigen 5 Bits zu berücksichtigen. Es entspricht
damit einer Frequenz von 457 kHz ein Zählerstand von 24.
Der Frequenz 454 kHz entspricht ein Zählerstand von 26.
Diese Zählerstände werden mit einfachen Verknüpfungen im
programmierbaren Baustein ausgewertet. Bei einem Zähler
stand kleiner als 24 wird ein Ausgangssignal RXD von lo
gisch 0 ausgegeben. Beim Zählerstand größer oder gleich
26 wird der Ausgang von logisch O nach logisch 1 umge
schaltet. Beim Zählerstand 25 bleibt der Ausgang so wie
er vorher schon war. Im programmierbaren Baustein U15
wird also das Ausgangssignal erzeugt und bis zum näch
sten Zählimpuls der geteilten Zwischenfrequenz ZF1 ge
speichert. Der Speicher SP ist in dieser Ausführungsform
im programmierbaren Baustein U15 enthalten.
Der Zählerstand des Zählers U14 wird im programmierbaren
Baustein U15 außerdem noch ausgewertet, um das Fre
quenz-Kontrollsignal FC zu erzeugen. Bei einem Zähler
stand kleiner oder gleich 23 wird das Frequenz-Kontroll
signal FC auf logisch 1 geschaltet, bei einem Zähler
stand größer oder gleich 27 wird das Frequenz-Kontroll
signal FC auf logisch 0 geschaltet. Für die Zählerstände
24, 25 und 26 bleibt das Frequenz-Kontrollsignal FC
tri-state. Das Frequenz-Kontrollsignal FC wird in einen
nicht dargestellten Integrator gegeben. Verwendet wird
das verarbeitete Signal zur Abstimmung für den Oszilla
tor des Empfängers im Hochfrequenzteil.
Claims (11)
1. Verfahren zur digitalen Aufbereitung frequenzmodu
lierter Signale, insbesondere für Funkempfänger,
dadurch gekennzeichnet,
- a) daß mit einem Teiler (T) eine Frequenz (ZF) durch eine ganze Zahl n 1 in eine geteilte Zwischen frequenz (ZF1) geteilt wird,
- b) daß eine mit einem Referenzoszillator (RO) erzeug te Referenz-Frequenz (RF) in einen Zähler (Z) ein gezählt wird und
- c) daß mit einer Steuerlogik (ST) aus der geteilten Zwischenfrequenz (ZF1) Signale generiert werden, die die in den Zähler (Z) eingezählten Zähltakte der Referenz-Frequenz (RF) bei jeder steigenden bzw. fallenden Flanke der geteilten Zwischenfre quenz (ZF1) übertragen bzw. löschen, wodurch am Ausgang des Zählers (Z) die Periode der Frequenz (ZF) gemessen in Zähltakten der Referenz-Frequenz (RF) des Referenzoszillators (RO) zur Verfügung gestellt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
daß die Referenz-Frequenz (RF) des Referenzoszilla
tors (RO) wesentlich größer, vorzugsweise zwischen
100- bis 1000mal als die geteilte Zwischenfrequenz
(ZF1) gewählt wird.
3. Verfahren nach Anspruch 1 bis 2, dadurch gekennzeich
net, daß in Abhängigkeit von der Frequenz (ZF) durch
die Steuerlogik (ST) am Zähler (Z) ein Ausgangssig
nal (RXD) mit dem Digitalpegel logisch 0 bzw. 1 zur
Verfügung gestellt wird.
4. Verfahren nach Anspruch 1 bis 3, dadurch gekennzeich
net, daß bei einem Übertragungsempfänger die Fre
quenz als eine Zwischenfrequenz (ZF) eingegeben
wird.
5. Verfahren wenigstens nach einem der Ansprüche 1 bis
4, dadurch gekennzeichnet, daß bei einem Übertra
gungsempfänger durch die in den Zähler (Z) eingezähl
ten Zähltakte der Referenz-Frequenz (RF) ein Fre
quenz-Kontrollsignal (FC) erzeugt wird, mit dem ein
Oszillator so nachgestellt wird, daß sich die Zwi
schenfrequenz (ZF) in einem festgelegten Bereich
bewegt.
6. Verfahren nach wenigstens einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß mit dem Frequenz-Kon
trollsignal (FC) die Drift der Frequenz (ZF) bei be
weglichen Sendern, insbesondere Satellitensendern,
kompensiert wird.
7. Vorrichtung zur Durchführung des Verfahrens zur digi
talen Aufbereitung frequenzmodulierten Signale nach
wenigstens einem der Ansprüche 1 bis 6, dadurch ge
kennzeichnet, daß
- - ein Teiler (T),
- - dem ein Komparator (K) vorschaltbar ist,
- - an einer Steuerlogik (ST) angeordnet ist,
- - die mit einem Speicher (SP) und
- - die mit einem Zähler (Z),
- - der von einem Referenzoszillator (RO) beauf schlagt ist und
- - dessen Ausgang an dem Speicher (SP) liegt verbunden ist.
8. Vorrichtung nach Anspruch 7, dadurch gekennzeichnet,
daß die Steuerlogik (ST) aus einem programmierbaren
Baustein (U15) besteht, der mit einem Hilfszähler
(U13) und zwei Flip-Flop (U12A; U122B) verbunden
ist.
9. Vorrichtung nach wenigstens einem der Ansprüche 7
oder 8, dadurch gekennzeichnet, daß der
Referenzoszillator (RO) den Zähler (Z), dem program
mierbaren Baustein (U15), den Hilfszähler (U13) und
die beiden Flip-Flop (U12A; U12B) synchron taktet.
10. Vorrichtung nach wenigstens einem der Ansprüche 7
bis 9, dadurch gekennzeichnet, daß der programmier
bare Baustein (U15) mit seinen Eingängen (INP1, . . .
INP8) an den Ausgängen (QA, AB, QC) des Hilfs
zählers (U13) und an den Ausgängen (QA, . . . QE) des
Zählers (U14) liegt und mit
- - seinem ersten Ein-/Ausgang (I/01-19) ein Ausgangs signal (RXD) abgibt,
- - seinem zweiten Ein-/Ausgang (I/02-18) am ersten ne gierten Eingang (K13) des ersten Flip-Flop (U12B), dessen Ausgang (Q10) sowohl mit dem negierten Ein gang (CLR) des Hilfszählers (U13) als auch am ersten negierten Eingang (CCLKEN) des Zählers (U14) verbunden ist, angeordnet ist, dessen zwei ter Eingang (J14) über ein UND-Glied (U10B) sowohl direkt an der geteilten Zwischenfrequenz (ZF1) als auch über den Ausgang (-7) des zweiten Flip-Flop (U12A) anliegt, die den ersten negierten Eingang (K3) beaufschlagt, dessen zweiter Eingang (J2) mit dem ersten Ausgang (QA) des Hilfszählers (Q13) ver bunden ist,
- - seinem dritten Ein-/Ausgang (I/03-17) den zweiten negierten Eingang (CCLR) des Zählers (U14) ansteu ert und
- - seinem vierten Ein-/Ausgang (I/06) ein Fre quenz-Kontrollsignal (FC) abgibt
und daß der zweite Ausgang (QB13) des Hilfszählers
(U13) am dritten Eingang (RCLK) des Zählers (U14) an
geordnet ist.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19924210265 DE4210265C2 (de) | 1992-03-28 | 1992-03-28 | Verfahren und Vorrichtung zur digitalen Aufbereitung frequenzmodulierter Signale, insbesondere für Funkempfänger |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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DE19924210265 DE4210265C2 (de) | 1992-03-28 | 1992-03-28 | Verfahren und Vorrichtung zur digitalen Aufbereitung frequenzmodulierter Signale, insbesondere für Funkempfänger |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4210265A1 DE4210265A1 (de) | 1993-09-30 |
DE4210265C2 true DE4210265C2 (de) | 1994-02-17 |
Family
ID=6455345
Family Applications (1)
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DE19924210265 Expired - Fee Related DE4210265C2 (de) | 1992-03-28 | 1992-03-28 | Verfahren und Vorrichtung zur digitalen Aufbereitung frequenzmodulierter Signale, insbesondere für Funkempfänger |
Country Status (1)
Country | Link |
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DE (1) | DE4210265C2 (de) |
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- 1992-03-28 DE DE19924210265 patent/DE4210265C2/de not_active Expired - Fee Related
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