JPS61227444A

JPS61227444A - 伝送異常検出回路

Info

Publication number: JPS61227444A
Application number: JP60068762A
Authority: JP
Inventors: Noriyuki Abe; 憲幸阿部; Kazuyoshi Okada; 和義岡田
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1985-04-01
Filing date: 1985-04-01
Publication date: 1986-10-09
Also published as: GB2173678B; DE3609487A1; DE3609487C2; GB8606490D0; JPH0516702B2; US4811015A; GB2173678A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は、時分割多重伝送システムに好適な伝送異常
検出回路に関する。

（従来技術とその問題点）従来の伝送異常検出回路としては、例えば特開昭５１−
６７０１３号公報に記載されたものが知られている。

しかしながら、この装置にあっては、同一信号線上に相
前後して到来するパルスの時間間隔を、ＣＲ時定数回路
で得られた基準時間と比較することによって、伝送異常
を検出するようにしているため、正常な場合でもパルス
到来間隔が相当に長くなり得る多チヤンネル時分割多重
伝送システムに採用した場合には、異常検出に要する時
間が長大化し、また大容量コンデンサが必要となって集
積化の妨げとなる等の問題点があった。

（発明の目的）この発明の目的は、多チヤンネル時分割多重伝送システ
ムに採用した場合にも異常検出時間が短く、かつ大容量
コンデンサ等が不要で集積化が容易な伝送異常検出回路
を提供することにある。

（発明の構成）この発明はアドレス一致判別回路の出力中に生ずる受信
期間指定パルスの後縁部で、該パルス無しの状態にセッ
トされ、かつデータ信号線に乗せられたパルスの基準側
縁部で、前記判別回路出力中にパルス有無の状態がラッ
チされる第１のラッチ回路と；初期状態において受信期間指定パルス有りの状態にセッ
トされ、かつ前記受信期間指定パルスの存在期間であっ
て、データ信号線に乗せられたスタートビット縁部より
もわずかに遅れたタイミングで、前記第２のラッチ回路
にラッチされた受信期間指定パルスの有無情報をラッチ
する第２のラッチ回路とを備え：該第２のラッチ回路のラッチ状態を異常判定信号として
出力することを特徴とするものである。

（実施例の説明）第１図および第２図を参照して、本発明伝送異常検出回
路が適用される時分割多重伝送システムの全体を説明す
る。

第１図において、アドレスクロック発生器１０は第２図
（ａ）に示す如き周期Ｔのパルス幅変調周期性符号列信
号（例えば、Ｍ系列符号信＠）を、アドレスクロック信
号線２０を介して、各送信装置４０および受信装置５０
に供給している。

送信装置４０は、アドレスクロック発生器１０からの信
号に同期しながら、この信号を第２図（ｂ）のように復
調し、アドレスを再生する。

このとき、再生されたアドレスが自己のアドレスと一致
すると、送信装置４０はスイッチ群６０よりパラレルに
与えられる複数ごットデータを、第２図（Ｃ１）に示す
如きスタートビットおよびエンドビットを有するＮＲＺ
信号として、データ信号線７０にシリアルに送出する。

一方、受信装置５０においても、アドレスクロック発生
器１０からの信号に同期しながら、この信号を第２図（
ｂ）のように復調してアドレスを再生しており、再生さ
れたアドレスが自己の固有アドレスと一致すると、受信
装置５０はデータ信号線７０上のデータをシリアルに受
信し、これを負荷群８０に対してパラレルに出力する。

また、受信装置５０内には本発明に係わる伝送異常検出
回路が内蔵され、アドレスクロック信号線２０またはデ
ータ信＠線７０に伝送異常（例えば、一定時間以上に亘
って“Ｈｔｌまたは′Ｌ″の状態が続くこと）が生ずる
と、異常警報装置９０からは所定の警報が発せられるこ
ととなる。

次に、受信装置５０の詳細を第３図を参照して説明する
。

アドレス再生回路５１００はアドレスクロック信号線２
０に送出された第２図（ａ）に示す如きアドレスクロッ
ク信号に同期して、この信号を第２図（ｂ）の如く復調
し、さらにアドレスを再生する。

アドレス一致判別回路５２００は、アドレス再生回路５
１００で再生されたアドレスと自己の固有アドレスとを
比較し、両者が一致した場合に限り、アドレス一致信号
線５３００に対してパルス幅Ｔを有する受信期間指定パ
ルス（第６図Ｅ参照）を送出する。

発信回路５４００は、アドレス一致信号線５３００上に
送出された受信期間指定パルスの前縁部に応答して発信
を開始し、受信クロック信号線５５００上に受信クロッ
クを送出する。

データ受信シフトレジスタ５６００は、受信クロック信
号線５５００上に送出された受信クロックに同期して、
データ信号線７０上のデータをシリアルに読込み、これ
を所定のタイミングでデータ出力回路５７００へとパラ
レルに出力する。

このようにして、受信されたデータは、データ出力回路
５７００を介して負荷群８０へと供給される。

なお、パワーオンクリア回路５８００は、パワーオンと
同時に、アドレス再生回路５１００．アドレス一致判別
回路５２００および後述する異常検出回路５９００に対
してクリアをかけるためのものである。

以上説明したアドレス再生回路５１００．アドレス一致
判別回路５２００．発信回路５４００゜データ受信シフ
トレジスタ５６００．データ出力回路５７００およびパ
ワーオンクリア回路５８００の構成は既に公知のもので
あり、詳細説明は省略する。

次に、本発明に係わる新規な異常検出回路５９ＯＯにつ
いて説明する。異常検出回路５９００は、アドレスクロ
ック信号線２０またはデータ信号線７０になんらかの伝
送異常が発生した場合、これを検出して異常警報装置９
０にその旨を知らせるものである。

ここで、伝送異常としては、信号線２０または７０の状
態が、一定時間異常に亘ってＷｅまたは“′ビ′になっ
たことを挙げることができる。

次に、異常検出回路５９００の詳細を、第４図を参照し
て説明する。

この異常検出回路５９００は、データ信号線７０の伝送
異常を検出する機能と、アドレスクロックライン２０の
伝送異常を検出する機能との２つの機能を併有しており
、前者については本発明に係わる新規な構成が採用され
るのに対し、後者については在来通りのＯＲ時定数によ
る構成が採用されている。

そこで、まずデータ信号線の伝送異常を検出するための
構成から説明する。

Ｄ型フリップ７０ツブで構成された第１ラッチ回路５９
０１のデータ人力りおよびリセット人力Ｒには、アドレ
ス一致信号線５３００が接続され、またクロック入力Ｃ
Ｋにはデータ信号線７０が接続されている。

従って、第１ラッチ回路５９０１のＱ出力は、アドレス
一致判別回路５２００の出力中に生ずる受信期間指定パ
ルス（第６図Ｅ参照）の後縁部で、該パルス無しの状態
、すなわち“Ｌｕにセットされ、かつデータ信号Ｉ！７
０に乗せられたパルスの後縁部（基準側縁部）で、その
時点における判別回路５２００の出力状態、すなわち受
信期間指定パルスの有無状態がラッチされる（第６図Ｅ
、Ｆ。

Ｇ参照）。

ここで、データ信号線７０には、周期Ｔの開始直後にス
タートビットに相当する後縁部（第６図Ｆ参照）が存在
するから、仮にデータビットが全てｔｔ　Ｏｐｅでめっ
たとしても、アドレスクロック信号線２０およびデータ
信号線７０が正常である限り、スタートビットの後縁部
において第１ラッチ回路５９０１のＱ出力にはｄ（ＨＩ
ｔがセットされる。

これに対して、データ信号線７０の伝送異常によって、
同信号線７０が一定時間異常“ＬＩＴまたは“′Ｈ″に
固定された場合、クロック入力ＣＫにはスタートビット
の後縁部が供給されないため、仮に受信期間指定パルス
が到来したとしても、Ｑ出力は“Ｈｕｅにセットされず
、“Ｌ″の状態のまま残され葛。

次に、同様にＤ型フリップフロップで構成された第２ラ
ッチ回路５９０２のＱ出力は、パワーオンクリア回路５
８００からの信号（第６図Ｉ参照）によって、パワーオ
ン時に“Ｈ″の状態、すなわち受信期間指定パルス有り
の状態にセットされる。

また、第２ラッチ回路５９０２のデータ人力りには、前
記第１ラッチ回路５９０１のＱ出力（第６図Ｇ参照）が
接続され、かつクロック入力ＣＫにはアンドゲート５９
０３の出力が接続されている。

アンドゲート５９０３の一方の入力には、アドレス一致
信号線５３００が接続され、また他方の入力にはパルス
幅ｔ３の゛Ｈ″パルスを出力するモノマルチ５９０４の
出力（第６図Ｂ′参照）が接続されている。

このモノマルチ５９０４の入力には、インバータ５９０
５を介して、アドレスクロック信号線２０（第６図Ａ参
照）が接続されており、前述した如くこのアドレスクロ
ック信号線２０にはパルス幅変調された周期性符号列信
号（例えばＭ系列符号信号）が乗せられている。

ここで、第６図Ａに示す如く、アドレスクロック信号１
ｉ２０上には、“ビ′を示すパルス幅１゜のパルスと　
ｕ　Ｈｐｐを示すパルス幅ｔ、のパルスが到来するが、
短い方のパルス幅ｔｏの後縁部のタイミングは、第６図
Ｆに示すスタートビット後縁部のタイミングよりもわず
かに遅れ（ｉｏ　＞ｔ２）でいる。

また、モノマルチ５９０４は、第５図Ｂに示す如く、周
期性符号列を構成する各幅変調パルスの後縁部に応答し
て、パルス幅ｔ３の゛Ｈ″パルスを出力する。

従って、第２ラッチ回路５９０２のクロック入力ＣＫに
は、第６図Ｂ−およびＥに示す如く、受信期間指定パル
スの存在期間であって、かつスタートビットの後縁部よ
りもわずかに遅れたタイミングで“Ｈ″パルス供給され
、このパルスの前縁部で第１ラッチ回路５９０１のＱ出
力の状態。

すなわち第１のラッチ回路５９０１にラッチされた受信
期間指定パルスの有無情報がラッチされるのである。

ここで、前述した如く、アドレスクロック信号線２０お
よびデータ信号線７０が正常であれば、第１ラッチ回路
５９０１のＱ出力番４“Ｈ″にセットされているから、
第２ラッチ回路５９０２のＱ出力も“Ｈ″となるのに対
し、例えばデータ信号線７０に伝送異常が生じた場合に
は、第１ラッチ回路５９０１のＱ出力は゛じ′のままで
あるため、第２ラッチ回路５９０２のＱ出力は“Ｈ″か
ら“ビ′の状態に反転する。

つまり、各信号線２０．７０が正常であれば、第２ラッ
チ回路５９０２のＱ出力はＨａｔの状態に維持されるの
に対し、信号線２０．７０に伝送異常が生ずると、直ち
に第２ラッチ回路５９０２のＱ出力は（（Ｈ９９から“
Ｌ″に立ち下がるため、これに基づいてその旨を異常警
報装置９０へと知らせることができるのである。

次に、アドレスクロック信号線２０の伝送異常を検出す
るための構成を説明する。前述した如く、モノマルチ５
９０４の出力側には、アドレスクロック信号線２０が正
常である限り、パルス幅ｔ３を有する“Ｈ″パルス一定
パルス間隔以内に繰り返し出力される。

一方コンデンサ５９０６は、抵抗５９ｏ７を介して徐々
に充電され、またモノマルチ５９０４の出力（第６図Ｂ
参照）でスイッチングするトランジスタ５９０８を介し
て瞬時放電されるようになっている。

従って、第５図Ｃに示す如く、アドレスクロック信号線
２０が正常である限り、コンデンサ５９０６の充電電圧
はインバータ５９０９のしきい値ｖｔｈを越えないのに
対し、アドレスクロック信号線２０に伝送異常が生じ、
パルスが一定時間異常途絶えると、コンデンサ５９０６
の充電電圧は上昇してついにはしきい値ｖｔｈを越え、
インバータ５９０９の出力（第６図り参照）はＨ″から
“ＬＦｆに反転する。

このため、インバータ５９０９の出力（第６図り参照）
を監視することによって、アドレスクロック信号線２０
の伝送異常を検出することができるのである。

ざらに、この実施例では、データ信号線７０の状態を示
す第２ラッチ回路５９０２のＱ出力と、アドレスクロッ
ク信号線２０の状態を示すインバータ５９０９の出力と
は、ＮＡＮＤゲート５９１０を介して異常警報装置９０
へと供給されているため、アドレスクロック信号線２０
．データ信号線７０のいずれに伝送異常が生じた場合に
も、異常警報装置９０にその旨を知らせることができる
。

また、アドレスクロック信号線２０の異常か、データ信
号伝送線７０の異常かにより警報を変えることも容易で
ある。

このように、この実施例では、データ信号線−７Ｏの伝
送異常を検出するについて、データ信号線中にスタート
ビットの後縁部が存在することに着目し、これに応答し
て受信期間指定パルスの有無の状態を記憶し、さらにわ
ずかに遅れて同一受信期間内にその記憶内容を確認する
という構成を採用しているため、回路素子として２個の
ラッチ回路と微小時間遅延用の素子とを設けるだけで済
み、特に、この実施例のように周期性符号列を構成する
幅変調パルスの後縁部が必ずスタートビットの後縁部よ
りも後に到来することに着目して、そのタイミングで第
１ラッチ回路から第２ラッチ回路へのデータ転送を行な
えば、遅延用の素子が全く不要となり、回路集積化に極
めて好適なものとなる。

また、同一信号線上に相前後して到来するパルス間隔を
測定する従来例とは異なり、スタートビットの後縁部で
受信期間指定パルスの有無を検出するようにしているた
め、データスロット数が増大したとしても、検出時間に
は影響を受けることがなく、この種の伝送異常を素早く
検出することができる。

なお、前記実施例では、スタートビットの後縁部のタイ
ミングよりわずかに遅れて第１ラッチ回路の出力を第２
ラッチ回路に読込ませるための手段として、周期性符号
列を構成する幅変調パルスの後縁部を利用したが、これ
に代えて小容量コンデンサで構成された遅延回路を設け
、スタートビットの後縁部よりもわずかに遅れたパルス
を形成し、これで第２ラッチ回路への転送制御を行なっ
てもよいことは勿論である。

（発明の効果）以上の実施例の説明でも明らかなように、この発明によ
れば、この種多チャンネル時分割多重伝送システムにお
いて迅速なる伝送異常検出を可能とするとともに、回路
の集積化を容易化することができる。

【図面の簡単な説明】

第１図は本発明が適用される時分割多重伝送システムの
全体を示すブロック図、第２図は第１図における各部の
信号状態を示す波形図、第３図は受信装置の詳細を示す
ブロック図、第４図は異常検出回路の具体的な回路構成
を示す回路図、第５図はアドレスクロック線の伝送異常
検出動作を説明するための波形図、第６図はデータ信号
線の伝送以上を説明するための波形図である。１０・・・アドレスクロック発生器２０・・・アドレスクロック信号線７０・・・データ信号線５２００・・・アドレス一致判別回路５３００・・・アドレス一致信号線５９００・・・異常検出回路５９０１・・・第１ラッチ回路５９０２・・・第２ラッチ回路

Claims

【特許請求の範囲】

（１）予めアドレスの定められた複数の送信装置及び受
信装置と；各送信装置及び受信装置へ、アドレスクロック信号線を
介してアドレスを送信し、各送信間のデータ信号線を介
したデータの伝送を制御するアドレスクロック発生器と
を備えた多重伝送システムにおいて；アドレスクロック信号線により送信されたアドレスと、
予め定められた自己のアドレスとの一致を判別するアド
レス一致判別回路と；該アドレス一致判別回路の出力中に生ずる受信期間指定
パルスの後縁部で、該パルス無しの状態にセットされ、
かつデータ信号線に乗せられたパルスの基準側縁部で、
前記判別回路出力中にパルス有無の状態がラッチされる
第１のラッチ回路と；初期状態において受信期間指定パ
ルス有りの状態にセットされ、かつ前記受信期間指定パ
ルスの存在期間であって、データ信号線に乗せられたス
タートビットの縁部よりもわずかに遅れたタイミングで
、前記第１のラッチ回路にラッチされた受信期間指定パ
ルスの有無情報をラッチする第２のラッチ回路とを備え
；該第２のラッチ回路のラッチ状態を異常判定信号として
出力することを特徴とする伝送異常検出回路。
（２）前記第２のラッチ回路は、アドレス信号線に乗せ
られ、かつ周期性符号列でパルス幅変調がかけられたパ
ルス列の各後縁部でラッチ動作を行なうことを特徴とす
る特許請求の範囲第１項に記載の伝送異常検出回路。