JP2513273B2 - 多重化ハイウェイバスにおけるデジタル信号送信回路 - Google Patents
多重化ハイウェイバスにおけるデジタル信号送信回路Info
- Publication number
- JP2513273B2 JP2513273B2 JP63134170A JP13417088A JP2513273B2 JP 2513273 B2 JP2513273 B2 JP 2513273B2 JP 63134170 A JP63134170 A JP 63134170A JP 13417088 A JP13417088 A JP 13417088A JP 2513273 B2 JP2513273 B2 JP 2513273B2
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- JP
- Japan
- Prior art keywords
- highway bus
- tri
- digital signal
- output
- signal transmission
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- Time-Division Multiplex Systems (AREA)
- Small-Scale Networks (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル信号送信回路に関し、特に多重化さ
れたデジタル信号を送信するハイウェイバス上のチャネ
ル間信号の衝突防止回路に関する。
れたデジタル信号を送信するハイウェイバス上のチャネ
ル間信号の衝突防止回路に関する。
従来、この種のデジタル信号送信回路は、第２図に示
す構成となっていた。第３図に示す入ハイウェイバス＃
１〜＃ｎのうちの何れかのハイウェイバスを抜きだした
ものが第２図である。第２図のデジタル信号送信回路
は、入ハイウェイバス200上にトライステートゲート21n
を介してデータを送信完了後にトライステートゲート
210を介してデータを送信するような構成となってい
る。
す構成となっていた。第３図に示す入ハイウェイバス＃
１〜＃ｎのうちの何れかのハイウェイバスを抜きだした
ものが第２図である。第２図のデジタル信号送信回路
は、入ハイウェイバス200上にトライステートゲート21n
を介してデータを送信完了後にトライステートゲート
210を介してデータを送信するような構成となってい
る。
第２図に示した従来のデジタル信号送信回路は入ハイ
ウェイバス200上にトライステートゲート21nを介してデ
ータ送信完了後に、トライステートゲート210を介し
てデータを送信する構成となっている。そこで、この
従来回路では、素子のバラツキ等によりまだトライステ
ートゲート21nの送信が完全に完了していない状態で、
トライステートゲート210からデータが出力され、た
とえばトライステートゲート21nの出力であるデータ
のLSBデータがロウレベルであってトライステートゲー
ト210の出力であるデータのMSBデータがハイレベルで
あるとすると、トライステートゲート210の出力からト
ライステートゲート21nの出力へ短絡電流が流れ、入ハ
イウェイバス200上に異常電流が流れ異常電圧を発生さ
せ、最悪の場合にはトライステートゲート210,21nが破
壊されるという問題がある。
ウェイバス200上にトライステートゲート21nを介してデ
ータ送信完了後に、トライステートゲート210を介し
てデータを送信する構成となっている。そこで、この
従来回路では、素子のバラツキ等によりまだトライステ
ートゲート21nの送信が完全に完了していない状態で、
トライステートゲート210からデータが出力され、た
とえばトライステートゲート21nの出力であるデータ
のLSBデータがロウレベルであってトライステートゲー
ト210の出力であるデータのMSBデータがハイレベルで
あるとすると、トライステートゲート210の出力からト
ライステートゲート21nの出力へ短絡電流が流れ、入ハ
イウェイバス200上に異常電流が流れ異常電圧を発生さ
せ、最悪の場合にはトライステートゲート210,21nが破
壊されるという問題がある。
もっとも、この短絡時間が短くまた入ハイウェイバス
200上の信号速度，換言すれば信号のパルス幅が短い場
合には、トライステートゲート素子の電気的耐力により
破壊に致ることはなかったし、また短絡時間後の安定波
形をデータとして使用できるに充分なパルス幅をとるこ
とが可能であることから大きな問題とはならなかった。
200上の信号速度，換言すれば信号のパルス幅が短い場
合には、トライステートゲート素子の電気的耐力により
破壊に致ることはなかったし、また短絡時間後の安定波
形をデータとして使用できるに充分なパルス幅をとるこ
とが可能であることから大きな問題とはならなかった。
しかし、信号速度の高速化に伴い信号のパルス幅が短
くなるにつれ、トライステートゲートは大電力（大電
流）のものとなり、この短絡時間に大電流が流れるから
素子（トライステートゲート）の破壊が避け難くなる
し、短絡時間後の安定波形をデータとして使用できるほ
どの充分なパルス幅が確保できずに正常なデータ転送が
不可能となる等の問題点がある。
くなるにつれ、トライステートゲートは大電力（大電
流）のものとなり、この短絡時間に大電流が流れるから
素子（トライステートゲート）の破壊が避け難くなる
し、短絡時間後の安定波形をデータとして使用できるほ
どの充分なパルス幅が確保できずに正常なデータ転送が
不可能となる等の問題点がある。
前述の課題を解決するために本発明が提供する手段
は、 一本のハイウェイバスにそれぞれ抵抗を介して接続さ
れた複数のトライステートゲートを有するデジタル信号
送信回路において、 電源と前記ハイウェイバス線との間に接続されたハイ
ウェイバスの第１の終端抵抗と、 地気と前記ハイウェイバスとの間に接続されたハイウ
ェイバスの第２の終端抵抗と、 前記ハイウェイバスの電位が所定の設定電位の範囲内
であるか否かを検出する手段と、 前記検出手段がオンのときの該検出手段の出力と所定
のタイミング信号とを入力とするアンド回路と を有してなり、 前記検出手段は、前記複数のトライステートゲートの
全てがオフである時だけにオンとなり、 前記アンド回路は、前記検出手段がオンであるとき
に、前記タイミング信号により選択された前記トライス
テートのコントロール信号をオンにする ことを特徴とする。
は、 一本のハイウェイバスにそれぞれ抵抗を介して接続さ
れた複数のトライステートゲートを有するデジタル信号
送信回路において、 電源と前記ハイウェイバス線との間に接続されたハイ
ウェイバスの第１の終端抵抗と、 地気と前記ハイウェイバスとの間に接続されたハイウ
ェイバスの第２の終端抵抗と、 前記ハイウェイバスの電位が所定の設定電位の範囲内
であるか否かを検出する手段と、 前記検出手段がオンのときの該検出手段の出力と所定
のタイミング信号とを入力とするアンド回路と を有してなり、 前記検出手段は、前記複数のトライステートゲートの
全てがオフである時だけにオンとなり、 前記アンド回路は、前記検出手段がオンであるとき
に、前記タイミング信号により選択された前記トライス
テートのコントロール信号をオンにする ことを特徴とする。
次に本発明につき図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。第３
図の入ハイウェトバス＃１〜＃ｎのうちの何れかのハイ
ウェイバスを抜きだしたものが第１図である。ここで10
0は入ハイウェイバスであり、このハイウェイバス上にP
CM信号等が多重化され送信される。
図の入ハイウェトバス＃１〜＃ｎのうちの何れかのハイ
ウェイバスを抜きだしたものが第１図である。ここで10
0は入ハイウェイバスであり、このハイウェイバス上にP
CM信号等が多重化され送信される。
入ハイウェイバス100に信号が到来していない状態
（全てのチャネルを構成する160〜16nのトライステート
ゲートはハイインピーダンス状態）であるときは入ハイ
ウェイバス100の電位が電源電圧（＋5V）の1/2となるよ
うに抵抗120,121の値が選択してある。
（全てのチャネルを構成する160〜16nのトライステート
ゲートはハイインピーダンス状態）であるときは入ハイ
ウェイバス100の電位が電源電圧（＋5V）の1/2となるよ
うに抵抗120,121の値が選択してある。
この入ハイウェイバス100の電圧監視用のコンパレー
タ140,141の入力は抵抗110を介して接続されており、入
ハイウェイバス100に信号が到来していない状態におい
てはトライステートゲート160はハイインピーダンス状
態にある。トライステートゲート160を介してデジタル
信号（データ）を入ハイウェイバス100上に出力する
にあたり、それ以前の割当てタイミングでトライステー
トゲート16nがデジタル信号（データ）を送信中であ
って、その電圧がロウレベルであるとすると、抵抗11n
を介してトライステートゲート16nに電流が流れるか
ら、コンパレータ140,141の出力はともにハイレベルと
なり、インバータ150の出力はロウレベル，アンドゲー
ト151の出力はロウレベルとなる。従って、この状態に
おいて、トライステートゲート160に信号送出パルスが
ハイレベルでアンドゲート152に到来しても、前記151の
出力を入力とするアンドゲート152の他方の入力はロウ
レベルであり、アンドゲート152の出力はロウレベルの
ままとなり、フリップフロップ153の出力もまた、ロウ
レベルのまま変化せずトライステートゲート160の出力
もまたハイインピーダンス状態のままとなる。
タ140,141の入力は抵抗110を介して接続されており、入
ハイウェイバス100に信号が到来していない状態におい
てはトライステートゲート160はハイインピーダンス状
態にある。トライステートゲート160を介してデジタル
信号（データ）を入ハイウェイバス100上に出力する
にあたり、それ以前の割当てタイミングでトライステー
トゲート16nがデジタル信号（データ）を送信中であ
って、その電圧がロウレベルであるとすると、抵抗11n
を介してトライステートゲート16nに電流が流れるか
ら、コンパレータ140,141の出力はともにハイレベルと
なり、インバータ150の出力はロウレベル，アンドゲー
ト151の出力はロウレベルとなる。従って、この状態に
おいて、トライステートゲート160に信号送出パルスが
ハイレベルでアンドゲート152に到来しても、前記151の
出力を入力とするアンドゲート152の他方の入力はロウ
レベルであり、アンドゲート152の出力はロウレベルの
ままとなり、フリップフロップ153の出力もまた、ロウ
レベルのまま変化せずトライステートゲート160の出力
もまたハイインピーダンス状態のままとなる。
逆に、トライステートゲート16nの出力がハイレベル
とすると、コンパレータ140,141の出力はともにロウレ
ベルとなり、フリップフロップ153の出力もまたロウレ
ベルのまま変化せず、トライステートゲート160の出力
もまたハイインピーダンス状態のままとなる。
とすると、コンパレータ140,141の出力はともにロウレ
ベルとなり、フリップフロップ153の出力もまたロウレ
ベルのまま変化せず、トライステートゲート160の出力
もまたハイインピーダンス状態のままとなる。
次いで、データの送信の完了でトライステートゲー
ト16nの出力がハイインピーダンスとなると入ハイウェ
イバス100の電位は電源電圧（＋5V）の半分の2.5V程度
となる。すると、コンパレータ140の出力はハイレベ
ル，コンパレータ141の出力はロウレベルとなりインバ
ータ150の出力がハイレベルとなるからアンドゲート15
1,152の出力もまたロウレベルからハイレベルへと変化
する。そこで、フリップフロップ153の出力Ｑはハイレ
ベルとなり、トライステートゲート160−抵抗110を介し
て、入ハイウェイバス100上にデータが出力される。
ト16nの出力がハイインピーダンスとなると入ハイウェ
イバス100の電位は電源電圧（＋5V）の半分の2.5V程度
となる。すると、コンパレータ140の出力はハイレベ
ル，コンパレータ141の出力はロウレベルとなりインバ
ータ150の出力がハイレベルとなるからアンドゲート15
1,152の出力もまたロウレベルからハイレベルへと変化
する。そこで、フリップフロップ153の出力Ｑはハイレ
ベルとなり、トライステートゲート160−抵抗110を介し
て、入ハイウェイバス100上にデータが出力される。
このようにこの実施例では、入ハイウェイバス上での
各々のトライステートゲートの短絡による異常電流によ
り入ハイウェイバス100にもたらされる電位の変動とト
ライステートゲートの破壊を防止することができる。
各々のトライステートゲートの短絡による異常電流によ
り入ハイウェイバス100にもたらされる電位の変動とト
ライステートゲートの破壊を防止することができる。
以上に説明したように、本発明のデジタル信号送信回
路は、入ハイウェイバス上に信号を送信する時間が到来
した場合に、この送信時間到来以前に接続され信号を送
信していたトライステートゲートが完全に復旧し、ハイ
インピーダンス状態にあることを検出した後にはじめて
入ハイウェイバスに信号を送信するから、トライステー
トゲート間の衝突が防止され、ひいては素子の破壊を防
止し、安定にデータを送信できる。
路は、入ハイウェイバス上に信号を送信する時間が到来
した場合に、この送信時間到来以前に接続され信号を送
信していたトライステートゲートが完全に復旧し、ハイ
インピーダンス状態にあることを検出した後にはじめて
入ハイウェイバスに信号を送信するから、トライステー
トゲート間の衝突が防止され、ひいては素子の破壊を防
止し、安定にデータを送信できる。
第１図は本発明の一実施例を示す回路図、第２図は従来
のデジタル信号送信回路を示す回路図、第３図はデジタ
ル信号送信回路が用いられる一般的なデジタル信号伝送
系の基本構成を示す図である。 100,200……入ハイウェイバス、110〜11n,120,121……
入ハイウェイバス100に接続された抵抗、140,141……コ
ンパレータ、130,131,132……コンパレータ（140,141）
のバイアスを構成する抵抗、150……インバータゲー
ト、151,152……アンドゲート、153……フリップフロッ
プ、160〜16n,210〜21n……トライステートゲート。
のデジタル信号送信回路を示す回路図、第３図はデジタ
ル信号送信回路が用いられる一般的なデジタル信号伝送
系の基本構成を示す図である。 100,200……入ハイウェイバス、110〜11n,120,121……
入ハイウェイバス100に接続された抵抗、140,141……コ
ンパレータ、130,131,132……コンパレータ（140,141）
のバイアスを構成する抵抗、150……インバータゲー
ト、151,152……アンドゲート、153……フリップフロッ
プ、160〜16n,210〜21n……トライステートゲート。
Claims (1)
- 【請求項１】一本のハイウェイバスにそれぞれ抵抗を介
して接続された複数のトライステートゲートを有するデ
ジタル信号送信回路において、 電源と前記ハイウェイバス線との間に接続されたハイウ
ェイバスの第１の終端抵抗と、 地気と前記ハイウェイバスとの間に接続されたハイウェ
イバスの第２の終端抵抗と、 前記ハイウェイバスの電位が所定の設定電位の範囲内で
あるか否かを検出する手段と、 前記検出手段がオンのときの該検出手段の出力と所定の
タイミング信号とを入力とするアンド回路と を有してなり、 前記検出手段は、前記複数のトライステートゲートの全
てがオフである時だけにオンとなり、 前記アンド回路は、前記検出手段がオンであるときに、
前記タイミング信号により選択された前記トライステー
トのコントロール信号をオンにする ことを特徴とする多重化ハイウェイバスにおけるデジタ
ル信号送信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134170A JP2513273B2 (ja) | 1988-05-31 | 1988-05-31 | 多重化ハイウェイバスにおけるデジタル信号送信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63134170A JP2513273B2 (ja) | 1988-05-31 | 1988-05-31 | 多重化ハイウェイバスにおけるデジタル信号送信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01303826A JPH01303826A (ja) | 1989-12-07 |
| JP2513273B2 true JP2513273B2 (ja) | 1996-07-03 |
Family
ID=15122085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63134170A Expired - Lifetime JP2513273B2 (ja) | 1988-05-31 | 1988-05-31 | 多重化ハイウェイバスにおけるデジタル信号送信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2513273B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484937A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Protection system for tristate gate |
| JPS5824925A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | 双方向性バスの制御方式 |
| JPS6055724A (ja) * | 1983-09-07 | 1985-04-01 | Hitachi Ltd | トライ・ステ−ト・ゲ−トの保護方式 |
| JPS60100247A (ja) * | 1983-11-07 | 1985-06-04 | Hitachi Ltd | トライ．ステ−ト．ゲ−トの保護方式 |
-
1988
- 1988-05-31 JP JP63134170A patent/JP2513273B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5484937A (en) * | 1977-12-20 | 1979-07-06 | Fujitsu Ltd | Protection system for tristate gate |
| JPS5824925A (ja) * | 1981-08-06 | 1983-02-15 | Fujitsu Ltd | 双方向性バスの制御方式 |
| JPS6055724A (ja) * | 1983-09-07 | 1985-04-01 | Hitachi Ltd | トライ・ステ−ト・ゲ−トの保護方式 |
| JPS60100247A (ja) * | 1983-11-07 | 1985-06-04 | Hitachi Ltd | トライ．ステ−ト．ゲ−トの保護方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01303826A (ja) | 1989-12-07 |
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