JP2001093861A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JP2001093861A JP2001093861A JP26834599A JP26834599A JP2001093861A JP 2001093861 A JP2001093861 A JP 2001093861A JP 26834599 A JP26834599 A JP 26834599A JP 26834599 A JP26834599 A JP 26834599A JP 2001093861 A JP2001093861 A JP 2001093861A
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Abstract
(57)【要約】
【課題】 ゲート電極を埋め込む溝がテーパ角のついた
形状をしているため完全に溝を埋め込むことができず、
溝中にボイドが発生し、ゲート電極の断面積を減少させ
てしまい、ゲート抵抗を高くする原因となっていた。 【解決手段】 半導体基板１上に形成された第１の層間
絶縁膜６中に溝部を形成する際に、逆テーパ型に形成す
ることにより、この後の工程で前記溝部にゲート電極８
を埋め込む際に、ボイドが発生しないようにして埋め込
むことができる。
形状をしているため完全に溝を埋め込むことができず、
溝中にボイドが発生し、ゲート電極の断面積を減少させ
てしまい、ゲート抵抗を高くする原因となっていた。 【解決手段】 半導体基板１上に形成された第１の層間
絶縁膜６中に溝部を形成する際に、逆テーパ型に形成す
ることにより、この後の工程で前記溝部にゲート電極８
を埋め込む際に、ボイドが発生しないようにして埋め込
むことができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
半導体装置の製造方法に係わり、特にゲート電極を埋め
込むダマシンゲート構造に関する。
半導体装置の製造方法に係わり、特にゲート電極を埋め
込むダマシンゲート構造に関する。
【０００２】
【従来の技術】近年、半導体装置、特にＭＯＳＦＥＴの
微細化、高性能化に伴いゲート絶縁膜の薄膜化が必要と
されてきている。しかし、現在使用されているＳｉＯ２
を上述の薄膜化の要求に従って薄くしていくと、耐圧が
弱くなってくるためダイレクトトンネル電流が流れてリ
ークが発生してしまう。
微細化、高性能化に伴いゲート絶縁膜の薄膜化が必要と
されてきている。しかし、現在使用されているＳｉＯ２
を上述の薄膜化の要求に従って薄くしていくと、耐圧が
弱くなってくるためダイレクトトンネル電流が流れてリ
ークが発生してしまう。
【０００３】そこで、前記ＳｉＯ２に変えてＳｉＯ２よ
りも誘電率の大きいＴａ２Ｏ５等の高誘電体を用いてゲ
ート絶縁膜を形成する技術が注目されてきている。高誘
電体をゲート絶縁膜に用いることにより、従来ＳｉＯ２
と同じゲート容量を実際にはＳｉＯ２よりも厚い膜厚で
形成することができることになり、ゲート絶縁膜中の実
際の電界を緩和しリーク電流を抑えることが可能なる。
りも誘電率の大きいＴａ２Ｏ５等の高誘電体を用いてゲ
ート絶縁膜を形成する技術が注目されてきている。高誘
電体をゲート絶縁膜に用いることにより、従来ＳｉＯ２
と同じゲート容量を実際にはＳｉＯ２よりも厚い膜厚で
形成することができることになり、ゲート絶縁膜中の実
際の電界を緩和しリーク電流を抑えることが可能なる。
【０００４】ところが、Ｔａ２Ｏ５等の高誘電体は、高
熱の熱処理に弱く、通常のドーパントの活性化に用いる
９００〜１０００℃に熱工程をかけると膜が変質してし
まうという問題があった。そこで高誘電体ゲート絶縁膜
を有効に用いるために、一旦形成したポリシリコンパタ
ーンをマスクにソース・ドレインを形成し、高温熱工程
で活性化後にポリシリコンパターンを除去し、ゲート絶
縁膜をつけなおす、ダマシンメタルゲート構造がある。
熱の熱処理に弱く、通常のドーパントの活性化に用いる
９００〜１０００℃に熱工程をかけると膜が変質してし
まうという問題があった。そこで高誘電体ゲート絶縁膜
を有効に用いるために、一旦形成したポリシリコンパタ
ーンをマスクにソース・ドレインを形成し、高温熱工程
で活性化後にポリシリコンパターンを除去し、ゲート絶
縁膜をつけなおす、ダマシンメタルゲート構造がある。
【０００５】またこの構造は、ゲート絶縁膜形成後に高
温の熱工程を必要としないので、後から埋め込むゲート
電極として抵抗の低いＷ（タングステン）やＡｌといっ
たメタル材料を用いることができる。また、ポリシリコ
ンゲート構造で問題となるゲート空乏化による見かけ上
のゲート膜厚が厚くなるといった問題も、メタル電極を
用いれば生じることはない。
温の熱工程を必要としないので、後から埋め込むゲート
電極として抵抗の低いＷ（タングステン）やＡｌといっ
たメタル材料を用いることができる。また、ポリシリコ
ンゲート構造で問題となるゲート空乏化による見かけ上
のゲート膜厚が厚くなるといった問題も、メタル電極を
用いれば生じることはない。
【０００６】以下に図２４から図３０を用いて従来の技
術を説明する。
術を説明する。
【０００７】前記図２４に示すように、シリコン基板１
００上に例えばＣＶＤ（Chemical Vapor Deposition）
法を用いて熱酸化膜１０１を形成する。続いてその上に
例えばＣＶＤ法を用いてポリシリコン１０２を堆積させ
る。さらにその上にレジストパターン１０３を形成す
る。
００上に例えばＣＶＤ（Chemical Vapor Deposition）
法を用いて熱酸化膜１０１を形成する。続いてその上に
例えばＣＶＤ法を用いてポリシリコン１０２を堆積させ
る。さらにその上にレジストパターン１０３を形成す
る。
【０００８】次にレジストパターン１０３を、マスクと
して、例えば図２５に示すように、ＲＩＥ等を用いてエ
ッチングを行うことにより、ポリシリコンパターン１０
２を形成する。このとき通常ポリシリコンパターン１０
２の側面は完全に垂直にすることは非常に難しく、どう
しても若干のテーパ角がついてしまい、ポリシリコンパ
ターン１０２上部で細く、ポリシリコンパターン１０２
下部で太くなるような構造になる。
して、例えば図２５に示すように、ＲＩＥ等を用いてエ
ッチングを行うことにより、ポリシリコンパターン１０
２を形成する。このとき通常ポリシリコンパターン１０
２の側面は完全に垂直にすることは非常に難しく、どう
しても若干のテーパ角がついてしまい、ポリシリコンパ
ターン１０２上部で細く、ポリシリコンパターン１０２
下部で太くなるような構造になる。
【０００９】さらに図２６に示すように、前記ポリシリ
コンパターン１０２をマスクにしてイオン注入を行った
後、続いて高温の活性化アニール等を行うことによりソ
ース・ドレイン拡散層１０５を形成する。次に図２７に
示すように、前記ポリシリコンパターン１０２を覆うよ
うに第１の層間絶縁膜１０６を、例えばＣＶＤ法を用い
て堆積させる。このとき前記ポリシリコンパターン１０
２の部分が自然と盛り上がった形状になる。
コンパターン１０２をマスクにしてイオン注入を行った
後、続いて高温の活性化アニール等を行うことによりソ
ース・ドレイン拡散層１０５を形成する。次に図２７に
示すように、前記ポリシリコンパターン１０２を覆うよ
うに第１の層間絶縁膜１０６を、例えばＣＶＤ法を用い
て堆積させる。このとき前記ポリシリコンパターン１０
２の部分が自然と盛り上がった形状になる。
【００１０】続いて、図２８に示すように、前記堆積し
た第１の層間絶縁膜１０６の凸部を平坦化手法として例
えばＣＭＰを用いて平坦化し、前記ポリシリコンパター
ン１０２の上部が露出するようにする。
た第１の層間絶縁膜１０６の凸部を平坦化手法として例
えばＣＭＰを用いて平坦化し、前記ポリシリコンパター
ン１０２の上部が露出するようにする。
【００１１】さらに図２９に示すように、露出させた前
記ポリシリコンパターン１０２を除去する。しかし、従
来のこのようにテーパ角がついた形状のポリシリコン構
造に対して、平坦化、露出、除去を行うと、形成された
溝は開口部が狭く、穴底が広い構造になってしまう。
記ポリシリコンパターン１０２を除去する。しかし、従
来のこのようにテーパ角がついた形状のポリシリコン構
造に対して、平坦化、露出、除去を行うと、形成された
溝は開口部が狭く、穴底が広い構造になってしまう。
【００１２】次に図３０に示すように、高誘電体ゲート
絶縁膜１０７を堆積させ、続いてゲート電極材１０８を
形成する。
絶縁膜１０７を堆積させ、続いてゲート電極材１０８を
形成する。
【００１３】このとき、溝にテーパ角がついた形状をし
ているため完全に溝を埋め込むことができず、溝中にボ
イド１１１が発生してしまう。このボイドが発生するこ
とにより、ゲート電極の断面積を減少させてしまい、ゲ
ート抵抗を高くする原因となっていた。
ているため完全に溝を埋め込むことができず、溝中にボ
イド１１１が発生してしまう。このボイドが発生するこ
とにより、ゲート電極の断面積を減少させてしまい、ゲ
ート抵抗を高くする原因となっていた。
【００１４】
【発明が解決しようとする課題】従来のＭＯＳＦＥＴの
製造法方法においては、ゲート電極を埋め込む溝にテー
パ角がついているため完全に溝を埋め込むことができ
ず、溝中にボイドが発生してしまっていた。このボイド
により、ゲート電極の断面積を減少させてしまい、ゲー
ト抵抗を高くする原因となっていた。
製造法方法においては、ゲート電極を埋め込む溝にテー
パ角がついているため完全に溝を埋め込むことができ
ず、溝中にボイドが発生してしまっていた。このボイド
により、ゲート電極の断面積を減少させてしまい、ゲー
ト抵抗を高くする原因となっていた。
【００１５】本願の発明は、上記事情に鑑みて為された
もので、その目的は、ゲート電極を埋め込む溝の開口部
分が広く溝の底部分が狭くなる構造を形成し、ボイドの
発生を防ぎ、信頼性の高いＭＯＳＦＥＴを形成できる半
導体装置及び半導体装置の製造方法を提供することにあ
る。
もので、その目的は、ゲート電極を埋め込む溝の開口部
分が広く溝の底部分が狭くなる構造を形成し、ボイドの
発生を防ぎ、信頼性の高いＭＯＳＦＥＴを形成できる半
導体装置及び半導体装置の製造方法を提供することにあ
る。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、この発明では、半導体基板上に形成された第１の絶
縁膜と、前記第１の層間絶縁膜中に開口部分の幅が底部
分より広くなるように形成された溝部と、少なくとも前
記溝部の底部に形成された第２の絶縁膜と、前記溝部に
埋め込まれた電極とを具備するものである。また、半導
体基板上に形成された第１の絶縁膜と、前記第１の絶縁
膜中に開口部分の幅が底部分より広くなるように形成さ
れた溝部と、前記溝部に埋め込まれた電極と、前記電極
の側面に形成される側壁と、少なくとも前記溝部の底部
に形成された第２の絶縁膜とを具備することを特徴とす
るものである。また、前記第２の絶縁膜は高誘電体であ
ることを特徴とする半導体装置である。
に、この発明では、半導体基板上に形成された第１の絶
縁膜と、前記第１の層間絶縁膜中に開口部分の幅が底部
分より広くなるように形成された溝部と、少なくとも前
記溝部の底部に形成された第２の絶縁膜と、前記溝部に
埋め込まれた電極とを具備するものである。また、半導
体基板上に形成された第１の絶縁膜と、前記第１の絶縁
膜中に開口部分の幅が底部分より広くなるように形成さ
れた溝部と、前記溝部に埋め込まれた電極と、前記電極
の側面に形成される側壁と、少なくとも前記溝部の底部
に形成された第２の絶縁膜とを具備することを特徴とす
るものである。また、前記第２の絶縁膜は高誘電体であ
ることを特徴とする半導体装置である。
【００１７】また、半導体基板上に酸化膜を形成する工
程と、前記酸化膜上にダミーパターンを形成する工程
と、前記半導体基板中にソース・ドレイン拡散層を形成
する工程と、前記ダミーパターンを覆うように第１の絶
縁膜を形成する工程と、前記第１の絶縁膜を平坦化する
工程と、前記第１の絶縁膜を前記ダミーパターンの上部
が露出するように除去する工程と、前記ダミーパターン
と前記絶縁膜の一部を除去し、開口部の幅が、底部の幅
よりも広くなる逆テーパ型の溝部を形成する工程と、前
記溝部の底に形成されている前記酸化膜を除去する工程
と、前記溝部の内面及び前記第１の絶縁膜上に第２の絶
縁膜を堆積させる工程と、前記溝部をゲート電極材料で
埋め込む工程とを具備することを特徴とするものであ
り、半導体基板上に酸化膜を形成する工程と、前記酸化
膜上にダミーパターンを形成する工程と、前記半導体基
板中にソース・ドレイン拡散層を形成する工程と、前記
ダミーパターンに側壁を形成する工程と、前記ダミーパ
ターン及び側壁を覆うように第１の絶縁膜を形成する工
程と、前記第１の絶縁膜を平坦化する工程と、前記第１
の絶縁膜を前記ダミーパターンの上部が露出するように
除去する工程と、前記ダミーパターンと前記側壁の一部
を除去し、開口部の幅が、底部の幅よりも広くなる逆テ
ーパ型の溝部を形成する工程と、前記溝部の底に形成さ
れている前記酸化膜を除去する工程と、前記溝部の内面
及び前記第２の絶縁膜上に第２の絶縁膜を堆積させる工
程と、前記溝部をゲート電極材料で埋め込む工程とを具
備することを特徴とするものであり、前記側壁形成の
際、後のダミーパターンを除去する工程で用いるエッチ
ングにおいて、選択比が取れる材料を用いることを特徴
とする半導体装置及び半導体装置の製造方法である。
程と、前記酸化膜上にダミーパターンを形成する工程
と、前記半導体基板中にソース・ドレイン拡散層を形成
する工程と、前記ダミーパターンを覆うように第１の絶
縁膜を形成する工程と、前記第１の絶縁膜を平坦化する
工程と、前記第１の絶縁膜を前記ダミーパターンの上部
が露出するように除去する工程と、前記ダミーパターン
と前記絶縁膜の一部を除去し、開口部の幅が、底部の幅
よりも広くなる逆テーパ型の溝部を形成する工程と、前
記溝部の底に形成されている前記酸化膜を除去する工程
と、前記溝部の内面及び前記第１の絶縁膜上に第２の絶
縁膜を堆積させる工程と、前記溝部をゲート電極材料で
埋め込む工程とを具備することを特徴とするものであ
り、半導体基板上に酸化膜を形成する工程と、前記酸化
膜上にダミーパターンを形成する工程と、前記半導体基
板中にソース・ドレイン拡散層を形成する工程と、前記
ダミーパターンに側壁を形成する工程と、前記ダミーパ
ターン及び側壁を覆うように第１の絶縁膜を形成する工
程と、前記第１の絶縁膜を平坦化する工程と、前記第１
の絶縁膜を前記ダミーパターンの上部が露出するように
除去する工程と、前記ダミーパターンと前記側壁の一部
を除去し、開口部の幅が、底部の幅よりも広くなる逆テ
ーパ型の溝部を形成する工程と、前記溝部の底に形成さ
れている前記酸化膜を除去する工程と、前記溝部の内面
及び前記第２の絶縁膜上に第２の絶縁膜を堆積させる工
程と、前記溝部をゲート電極材料で埋め込む工程とを具
備することを特徴とするものであり、前記側壁形成の
際、後のダミーパターンを除去する工程で用いるエッチ
ングにおいて、選択比が取れる材料を用いることを特徴
とする半導体装置及び半導体装置の製造方法である。
【００１８】上記構成を有する半導体装置及び半導体装
置の製造方法によれば、ゲート電極埋め込み用の溝の形
状を逆テーパ型の開口部が広く、穴底が開口部に比べて
狭い溝を形成することができ、ダマシンゲート構造にお
いて前記溝にゲート電極を埋め込んだ際にボイドが生じ
るのを防ぐことができる。
置の製造方法によれば、ゲート電極埋め込み用の溝の形
状を逆テーパ型の開口部が広く、穴底が開口部に比べて
狭い溝を形成することができ、ダマシンゲート構造にお
いて前記溝にゲート電極を埋め込んだ際にボイドが生じ
るのを防ぐことができる。
【００１９】
【発明の実施の形態】以下、この発明の実施形態を、図
面を参照して説明する。なお、全図面において、共通す
る部分には、共通する参照符号を付す。
面を参照して説明する。なお、全図面において、共通す
る部分には、共通する参照符号を付す。
【００２０】［第１の実施形態］本発明の第１の実施の
形態について、図１から図１３を用いて説明する。
形態について、図１から図１３を用いて説明する。
【００２１】図１に示すように、シリコン基板１上に例
えばＣＶＤ（Chemical Vapor Deposition）法を用いて
熱酸化膜２を形成する。続いてその上に例えばＣＶＤ法
を用いてポリシリコン層３を堆積させる。さらにその上
にゲートパターン用のレジスト４を形成する。このとき
のポリシリコン層の膜厚は、平坦化時の削りマージンま
たは最終的に埋め込まれたゲート電極の抵抗から決める
もので、２００から３００ｎｍ程度あればよい。またポ
リシリコン層の上にＳｉＮ膜等を形成しておいて同時に
加工し、後の平坦化工程のＣＭＰ（Chemical Mechanica
l Polishing）のストッパーとしてもよい。
えばＣＶＤ（Chemical Vapor Deposition）法を用いて
熱酸化膜２を形成する。続いてその上に例えばＣＶＤ法
を用いてポリシリコン層３を堆積させる。さらにその上
にゲートパターン用のレジスト４を形成する。このとき
のポリシリコン層の膜厚は、平坦化時の削りマージンま
たは最終的に埋め込まれたゲート電極の抵抗から決める
もので、２００から３００ｎｍ程度あればよい。またポ
リシリコン層の上にＳｉＮ膜等を形成しておいて同時に
加工し、後の平坦化工程のＣＭＰ（Chemical Mechanica
l Polishing）のストッパーとしてもよい。
【００２２】次に前記レジスト４をマスクにして、例え
ばＲＩＥ等を用いてエッチングを行うことにより、ポリ
シリコンパターン（ダミーパターン）３を形成する。こ
のとき図２に示すように、ポリシリコン層３の側面は完
全に垂直にすることは非常に難しく、どうしても若干の
テーパ角がついてしまい、ポリシリコン層３上部で細
く、ポリシリコン層３下部で太くなるような構造にな
る。
ばＲＩＥ等を用いてエッチングを行うことにより、ポリ
シリコンパターン（ダミーパターン）３を形成する。こ
のとき図２に示すように、ポリシリコン層３の側面は完
全に垂直にすることは非常に難しく、どうしても若干の
テーパ角がついてしまい、ポリシリコン層３上部で細
く、ポリシリコン層３下部で太くなるような構造にな
る。
【００２３】さらに図３に示すように、前記ポリシリコ
ンパターンをマスクにしてイオン注入を行い、続いて高
温の活性化アニール等を行うことによりソース・ドレイ
ン拡散層５を形成する。次に図４に示すように、前記ポ
リシリコン層３を覆うように第１の層間絶縁膜６を、例
えばＣＶＤ法を用いて堆積させる。このとき前記ポリシ
リコン層３の部分が自然と盛り上がった形状になる。こ
のとき、層間絶縁膜としてはＴＥＯＳ（Tetrathoxysila
ne SiO2）膜、ＢＰＳＧ（Boron doped PhosphoSilicate
Grass）膜等の通常、配線の下に用いられる絶縁膜を用
いることができる。
ンパターンをマスクにしてイオン注入を行い、続いて高
温の活性化アニール等を行うことによりソース・ドレイ
ン拡散層５を形成する。次に図４に示すように、前記ポ
リシリコン層３を覆うように第１の層間絶縁膜６を、例
えばＣＶＤ法を用いて堆積させる。このとき前記ポリシ
リコン層３の部分が自然と盛り上がった形状になる。こ
のとき、層間絶縁膜としてはＴＥＯＳ（Tetrathoxysila
ne SiO2）膜、ＢＰＳＧ（Boron doped PhosphoSilicate
Grass）膜等の通常、配線の下に用いられる絶縁膜を用
いることができる。
【００２４】続いて、図５に示すように、前記堆積した
第１の層間絶縁膜６の凸部を平坦化手法として例えばＣ
ＭＰを用いて平坦化する。これにより前記ポリシリコン
層３の上部が露出するようにする。
第１の層間絶縁膜６の凸部を平坦化手法として例えばＣ
ＭＰを用いて平坦化する。これにより前記ポリシリコン
層３の上部が露出するようにする。
【００２５】このとき、ポリシリコン層３が広い場合等
が原因でポリシリコン層３表面が完全に露出しない場合
は、若干量の酸化膜のウエットエッチングやＲＩＥ等を
用いて、ポリシリコン層３表面が露出する程度まで再度
エッチングすることが望ましい。
が原因でポリシリコン層３表面が完全に露出しない場合
は、若干量の酸化膜のウエットエッチングやＲＩＥ等を
用いて、ポリシリコン層３表面が露出する程度まで再度
エッチングすることが望ましい。
【００２６】さらに図６、図７に示すように、前記ポリ
シリコン層３及び前記ポリシリコン層３に接している材
料、この場合は第１の層間絶縁膜６のエッチング選択比
が適当なエッチング条件を用いることにより、前記ポリ
シリコン層３がエッチングされるのと同時に第１の層間
絶縁膜６も若干量エッチングされ、前記ポリシリコン層
３が除去された部分の開口部が広がった形状（逆テーパ
型）を形成することが可能である。
シリコン層３及び前記ポリシリコン層３に接している材
料、この場合は第１の層間絶縁膜６のエッチング選択比
が適当なエッチング条件を用いることにより、前記ポリ
シリコン層３がエッチングされるのと同時に第１の層間
絶縁膜６も若干量エッチングされ、前記ポリシリコン層
３が除去された部分の開口部が広がった形状（逆テーパ
型）を形成することが可能である。
【００２７】このときのエッチングには、ＣＦ４等のエ
ッチングガスを用いたＣＤＥ（Chemical Dry Etching）
やふっ酸とＨＮＯ３の混合酸を用いる。混合酸を用いた
場合は、ふっ酸の混合比を制御することにより、酸化膜
とポリシリコンの選択比を変化させることができる。
ッチングガスを用いたＣＤＥ（Chemical Dry Etching）
やふっ酸とＨＮＯ３の混合酸を用いる。混合酸を用いた
場合は、ふっ酸の混合比を制御することにより、酸化膜
とポリシリコンの選択比を変化させることができる。
【００２８】次に図８に示すように、最初に形成した熱
酸化膜２の溝の底の部分を例えばウエットエッチングで
除去する。その後、高誘電体ゲート絶縁膜７を前記溝が
埋まらない程度の層になるように例えばＣＶＤ法を用い
て堆積させる。このとき、半導体基板と高誘電体膜７と
の間に酸化膜が薄く形成される場合がある。続いて、ゲ
ート電極８を例えばＣＶＤ法を用いて堆積させ、前記溝
を埋め込む。この時、埋め込むべき溝は開口部が広く、
穴底が狭い構造になっているため、埋め込んだゲート電
極８にボイドが形成されることはない。
酸化膜２の溝の底の部分を例えばウエットエッチングで
除去する。その後、高誘電体ゲート絶縁膜７を前記溝が
埋まらない程度の層になるように例えばＣＶＤ法を用い
て堆積させる。このとき、半導体基板と高誘電体膜７と
の間に酸化膜が薄く形成される場合がある。続いて、ゲ
ート電極８を例えばＣＶＤ法を用いて堆積させ、前記溝
を埋め込む。この時、埋め込むべき溝は開口部が広く、
穴底が狭い構造になっているため、埋め込んだゲート電
極８にボイドが形成されることはない。
【００２９】次に図９に示すように、マスク（図示せ
ず）を用いてパターニングを行い、例えばＲＩＥを用い
てエッチングすることにより、ゲート電極８を形成す
る。または図１０に示すように、前記ゲート電極８をゲ
ート絶縁膜７と同じ高さになるように、例えばＣＭＰ
（Chemical Mechanical Etching）等でエッチングを行
う。
ず）を用いてパターニングを行い、例えばＲＩＥを用い
てエッチングすることにより、ゲート電極８を形成す
る。または図１０に示すように、前記ゲート電極８をゲ
ート絶縁膜７と同じ高さになるように、例えばＣＭＰ
（Chemical Mechanical Etching）等でエッチングを行
う。
【００３０】さらに図１１に示すように、例えばＣＶＤ
法を用いて第２の層間絶縁膜１０を堆積させた後、マス
ク（図示せず）をかけパターニング後、例えばＲＩＥ法
を用いてエッチングを行い、コンタクト用の穴をシリコ
ン基板１に到達するように開口する。
法を用いて第２の層間絶縁膜１０を堆積させた後、マス
ク（図示せず）をかけパターニング後、例えばＲＩＥ法
を用いてエッチングを行い、コンタクト用の穴をシリコ
ン基板１に到達するように開口する。
【００３１】続いて図１２に示すように、前記開口した
穴に例えばタングステン等の高融点金属を配線材料１１
として例えばＣＶＤ法を用いて開口部を埋め込むように
堆積させる。
穴に例えばタングステン等の高融点金属を配線材料１１
として例えばＣＶＤ法を用いて開口部を埋め込むように
堆積させる。
【００３２】以上、本発明の第１の実施の形態を用いる
ことにより、ゲート電極材を埋め込む溝において、開口
部が広く、溝の底の部分が狭くなる構造を形成すること
が可能となり、ゲート電極材を埋め込む際に、ボイドが
できにくくなり、信頼性が向上する。
ことにより、ゲート電極材を埋め込む溝において、開口
部が広く、溝の底の部分が狭くなる構造を形成すること
が可能となり、ゲート電極材を埋め込む際に、ボイドが
できにくくなり、信頼性が向上する。
【００３３】［第２の実施形態］本発明の第２の実施の
形態について、図１４から図２３を用いて説明する。
形態について、図１４から図２３を用いて説明する。
【００３４】図１４に示すように、シリコン基板１上に
例えばＣＶＤ法を用いて熱酸化膜２を形成する。続いて
その上に例えばＣＶＤ法を用いてポリシリコン層３を堆
積させる。さらにその上にゲートパターン用のレジスト
４を形成する。このときのポリシリコン層の膜厚は、第
１の実施の形態と同様に２００から３００ｎｍ程度あれ
ばよい。
例えばＣＶＤ法を用いて熱酸化膜２を形成する。続いて
その上に例えばＣＶＤ法を用いてポリシリコン層３を堆
積させる。さらにその上にゲートパターン用のレジスト
４を形成する。このときのポリシリコン層の膜厚は、第
１の実施の形態と同様に２００から３００ｎｍ程度あれ
ばよい。
【００３５】次に前記レジスト４をマスクにして、例え
ばＲＩＥ等を用いてエッチングを行うことにより、ポリ
シリコン層３を形成する。このとき図１５に示すよう
に、ポリシリコン層３の側面は完全に垂直にすることは
非常に難しく、どうしても若干のテーパ角がついてしま
い、ポリシリコン層３上部で細く、ポリシリコン層３下
部で太くなるような構造になる。
ばＲＩＥ等を用いてエッチングを行うことにより、ポリ
シリコン層３を形成する。このとき図１５に示すよう
に、ポリシリコン層３の側面は完全に垂直にすることは
非常に難しく、どうしても若干のテーパ角がついてしま
い、ポリシリコン層３上部で細く、ポリシリコン層３下
部で太くなるような構造になる。
【００３６】さらに図１６に示すように、前記ポリシリ
コンのパターンをマスクにしてイオン注入を行い、続い
て高温の活性化アニール等を行うことによりソース・ド
レイン拡散層５を形成する。続いてポリシリコン層３を
埋めるように、例えばＣＶＤ法を用いて例えばＳｉＮ９
等の材料を堆積させる。その後、例えばＲＩＥを用いて
エッチングを行い側壁９を形成する。
コンのパターンをマスクにしてイオン注入を行い、続い
て高温の活性化アニール等を行うことによりソース・ド
レイン拡散層５を形成する。続いてポリシリコン層３を
埋めるように、例えばＣＶＤ法を用いて例えばＳｉＮ９
等の材料を堆積させる。その後、例えばＲＩＥを用いて
エッチングを行い側壁９を形成する。
【００３７】このとき、前記側壁形成前にエクステンシ
ョンと呼ばれる高濃度で浅い接合をポリシリコンのパタ
ーンをマスクにしてイオン注入を行い、側壁形成後に前
述のエクステンションよりも深いソース・ドレイン層を
イオン注入で形成することもできる。各イオン注入後、
それぞれの工程の直後または最後にまとめてアニール等
の高温活性化工程を行う。また、前記側壁材としてＳｉ
Ｎを用いたが、この後に行うポリシリコン剥離時にポリ
シリコンパターンとのエッチングの選択比がとれる材料
であれば、別の材料であっても構わない。
ョンと呼ばれる高濃度で浅い接合をポリシリコンのパタ
ーンをマスクにしてイオン注入を行い、側壁形成後に前
述のエクステンションよりも深いソース・ドレイン層を
イオン注入で形成することもできる。各イオン注入後、
それぞれの工程の直後または最後にまとめてアニール等
の高温活性化工程を行う。また、前記側壁材としてＳｉ
Ｎを用いたが、この後に行うポリシリコン剥離時にポリ
シリコンパターンとのエッチングの選択比がとれる材料
であれば、別の材料であっても構わない。
【００３８】次に、図１７に示すように、第１の層間絶
縁膜６を、例えばＣＶＤ法を用いて堆積させる。このと
きの第１の層間絶縁膜として、ＴＥＯＳ膜、ＢＰＳＧ膜
等の通常の配線下に用いられる膜種を用いてもよい。
縁膜６を、例えばＣＶＤ法を用いて堆積させる。このと
きの第１の層間絶縁膜として、ＴＥＯＳ膜、ＢＰＳＧ膜
等の通常の配線下に用いられる膜種を用いてもよい。
【００３９】さらに図１８に示すように、前記第１の層
間絶縁膜６の凸部及び上部を、例えばＣＭＰ法を用いて
平坦化し、前記ポリシリコン層３が露出するようにす
る。このとき、ポリシリコン層３の表面が完全に露出し
ないときは、さらに若干量の酸化膜のウエットエッチン
グやＲＩＥ等を用いて、ポリシリコン層３の表面が完全
に露出するようにすることが望ましい。
間絶縁膜６の凸部及び上部を、例えばＣＭＰ法を用いて
平坦化し、前記ポリシリコン層３が露出するようにす
る。このとき、ポリシリコン層３の表面が完全に露出し
ないときは、さらに若干量の酸化膜のウエットエッチン
グやＲＩＥ等を用いて、ポリシリコン層３の表面が完全
に露出するようにすることが望ましい。
【００４０】次に図１９、図２０に示すように、ポリシ
リコン層３とポリシリコン層３に接している材料、この
場合はＳｉＮ膜９のエッチング選択比が適当なエッチン
グ条件を用いることにより、ポリシリコン層３がエッチ
ングされると同時に、第１の層間絶縁膜６も若干量エッ
チングされ、ポリシリコン層３が除去された部分の開口
部が広がった形状にすることが可能である。
リコン層３とポリシリコン層３に接している材料、この
場合はＳｉＮ膜９のエッチング選択比が適当なエッチン
グ条件を用いることにより、ポリシリコン層３がエッチ
ングされると同時に、第１の層間絶縁膜６も若干量エッ
チングされ、ポリシリコン層３が除去された部分の開口
部が広がった形状にすることが可能である。
【００４１】具体的には、第１の実施形態と同様に、Ｃ
Ｆ４等のエッチングガスを用いたＣＤＥ（Chemical Dry
Etching）やふっ酸とＨＮＯ３の混合酸を用いて行う。
前記第１の実施の形態では、層間絶縁膜そのものがエッ
チングされて膜厚が減ってしまっていたが、第２の実施
の形態を用いることにより、側壁材をＳｉＮにしておい
てＣＤＥを用いて開口することにより、ポリシリコン／
ＳｉＮの選択比を５〜１０、ポリシリコン／ＳｉＯ２の
選択比を約５０にすることが可能で、層間絶縁膜の膜厚
を減らすことなく、ポリシリコンパターンに接している
ＳｉＮの部分のみに順にテーパ角をつけて、開口部が広
く溝の底が狭い形を形成することが可能となる。
Ｆ４等のエッチングガスを用いたＣＤＥ（Chemical Dry
Etching）やふっ酸とＨＮＯ３の混合酸を用いて行う。
前記第１の実施の形態では、層間絶縁膜そのものがエッ
チングされて膜厚が減ってしまっていたが、第２の実施
の形態を用いることにより、側壁材をＳｉＮにしておい
てＣＤＥを用いて開口することにより、ポリシリコン／
ＳｉＮの選択比を５〜１０、ポリシリコン／ＳｉＯ２の
選択比を約５０にすることが可能で、層間絶縁膜の膜厚
を減らすことなく、ポリシリコンパターンに接している
ＳｉＮの部分のみに順にテーパ角をつけて、開口部が広
く溝の底が狭い形を形成することが可能となる。
【００４２】さらに図２１に示すように、最初に形成し
た溝の底の部分の熱酸化膜２を例えばＲＩＥで若干量エ
ッチング除去した後、高誘電体ゲート絶縁膜７を開口部
が埋まらない程度に例えばＣＶＤ法を用いて堆積させ、
続いてゲート電極８を開口部を埋め込むように例えばＣ
ＶＤ法を用いて堆積させる。このとき埋め込むべき溝
は、開口部が広く、穴底が狭い構造になっているため埋
め込んだゲート電極材料にボイドが形成されることはな
い。
た溝の底の部分の熱酸化膜２を例えばＲＩＥで若干量エ
ッチング除去した後、高誘電体ゲート絶縁膜７を開口部
が埋まらない程度に例えばＣＶＤ法を用いて堆積させ、
続いてゲート電極８を開口部を埋め込むように例えばＣ
ＶＤ法を用いて堆積させる。このとき埋め込むべき溝
は、開口部が広く、穴底が狭い構造になっているため埋
め込んだゲート電極材料にボイドが形成されることはな
い。
【００４３】次に図２２に示すように、マスク（図示せ
ず）を用いてパターニング後、例えばＲＩＥ法を用いて
エッチングを行う。以降、第１の実施の形態の図１１〜
図１３と同様の工程を経て、半導体装置を形成する。
ず）を用いてパターニング後、例えばＲＩＥ法を用いて
エッチングを行う。以降、第１の実施の形態の図１１〜
図１３と同様の工程を経て、半導体装置を形成する。
【００４４】以上、本発明の第２の実施の形態を用いる
ことにより、後から埋め込むゲート電極が溝の上端で太
くチャネルと接するゲート絶縁膜上で細い形状を保ち、
埋め込まれたゲート電極にボイドがない構造を形成する
ことが可能である。
ことにより、後から埋め込むゲート電極が溝の上端で太
くチャネルと接するゲート絶縁膜上で細い形状を保ち、
埋め込まれたゲート電極にボイドがない構造を形成する
ことが可能である。
【００４５】最後に、この発明を第１及び第２の実施形
態により説明したが、この発明は第１及び第２の実施形
態に限られるものではなく、その趣旨を逸脱しない範囲
で種々変形できる。
態により説明したが、この発明は第１及び第２の実施形
態に限られるものではなく、その趣旨を逸脱しない範囲
で種々変形できる。
【００４６】
【発明の効果】以上説明したように、この発明によれ
ば、ＭＯＳＦＥＴ形成の際の埋め込みゲート用の溝の形
状を逆テーパ型の開口部が広く、穴底が開口部に比べて
狭い溝を形成することができ、ダマシンゲート構造にお
いて前記コンタクト用の溝にゲート電極を埋め込んだ際
にボイドが生じるのを防ぐことができ、これによりゲー
ト電極の抵抗増加を抑え、さらにボイドによるプロセス
的、信頼性的な悪影響をさけることができ、品質の高い
半導体装置及び半導体装置の製造方法を提供できる。さ
らに、高誘電体膜をゲート絶縁膜として用いることによ
り、リーク電流を抑えた高性能なＦＥＴＭＯＳを実現で
きる。
ば、ＭＯＳＦＥＴ形成の際の埋め込みゲート用の溝の形
状を逆テーパ型の開口部が広く、穴底が開口部に比べて
狭い溝を形成することができ、ダマシンゲート構造にお
いて前記コンタクト用の溝にゲート電極を埋め込んだ際
にボイドが生じるのを防ぐことができ、これによりゲー
ト電極の抵抗増加を抑え、さらにボイドによるプロセス
的、信頼性的な悪影響をさけることができ、品質の高い
半導体装置及び半導体装置の製造方法を提供できる。さ
らに、高誘電体膜をゲート絶縁膜として用いることによ
り、リーク電流を抑えた高性能なＦＥＴＭＯＳを実現で
きる。
【図１】本発明の第１の実施の形態の半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図２】本発明の第１の実施の形態の半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図３】本発明の第１の実施の形態の半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図４】本発明の第１の実施の形態の半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図５】本発明の第１の実施の形態の半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図６】本発明の第１の実施の形態の半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図７】本発明の第１の実施の形態の半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図８】本発明の第１の実施の形態の半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図９】本発明の第１の実施の形態の半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図１０】本発明の第１の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１１】本発明の第１の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１２】本発明の第１の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１３】本発明の第１の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１４】本発明の第２の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１５】本発明の第２の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１６】本発明の第２の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１７】本発明の第２の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１８】本発明の第２の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１９】本発明の第２の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２０】本発明の第２の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２１】本発明の第２の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２２】本発明の第２の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２３】本発明の第２の実施の形態の半導体装置の製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２４】従来の技術に係る半導体装置の製造工程を示
す工程断面図。
す工程断面図。
【図２５】従来の技術に係る半導体装置の製造工程を示
す工程断面図。
す工程断面図。
【図２６】従来の技術に係る半導体装置の製造工程を示
す工程断面図。
す工程断面図。
【図２７】従来の技術に係る半導体装置の製造工程を示
す工程断面図。
す工程断面図。
【図２８】従来の技術に係る半導体装置の製造工程を示
す工程断面図。
す工程断面図。
【図２９】従来の技術に係る半導体装置の製造工程を示
す工程断面図。
す工程断面図。
【図３０】従来の技術に係る半導体装置の製造工程を示
す工程断面図。
す工程断面図。
１、１００…半導体基板 ２、１０１…熱酸化膜 ３、１０２…ポリシリコンパターン ４、１０３…レジスト ５、１０５…ソース・ドレイン拡散層 ６、１０６…第１の層間絶縁膜 ７…高誘電体ゲート絶縁膜 ８…ゲート電極 ９…側壁 １１０…ゲート絶縁膜 １１１…ボイド
Claims (6)
- 【請求項１】半導体基板上に形成された第１の絶縁膜
と、 前記第１の層間絶縁膜中に開口部分の幅が底部分より広
くなるように形成された溝部と、 少なくとも前記溝部の底部に形成された第２の絶縁膜
と、 前記溝部に埋め込まれた電極とを具備することを特徴と
する半導体装置。 - 【請求項２】半導体基板上に形成された第１の絶縁膜
と、 前記第１の絶縁膜中に開口部分の幅が底部分より広くな
るように形成された溝部と、 前記溝部に埋め込まれた電極と、 前記電極の側面に形成される側壁と、 少なくとも前記溝部の底部に形成された第２の絶縁膜と
を具備することを特徴とする半導体装置。 - 【請求項３】前記第２の絶縁膜は高誘電体であることを
特徴とする請求項１または２記載の半導体装置。 - 【請求項４】半導体基板上に酸化膜を形成する工程と、 前記酸化膜上にダミーパターンを形成する工程と、 前記半導体基板中にソース・ドレイン拡散層を形成する
工程と、 前記ダミーパターンを覆うように第１の絶縁膜を形成す
る工程と、 前記第１の絶縁膜を平坦化する工程と、 前記第１の絶縁膜を前記ダミーパターンの上部が露出す
るように除去する工程と、 前記ダミーパターンと前記第１の絶縁膜の一部を除去
し、開口部の幅が、底部の幅よりも広くなる逆テーパ型
の溝部を形成する工程と、 前記溝部の底に形成されている前記酸化膜を除去する工
程と、 前記溝部の内面及び前記第１の絶縁膜上に第２の絶縁膜
を堆積させる工程と、 前記溝部をゲート電極材料で埋め込む工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項５】半導体基板上に酸化膜を形成する工程と、 前記酸化膜上にダミーパターンを形成する工程と、 前記半導体基板中にソース・ドレイン拡散層を形成する
工程と、 前記ダミーパターンに側壁を形成する工程と、 前記ダミーパターン及び側壁を覆うように第１の絶縁膜
を形成する工程と、 前記第１の絶縁膜を平坦化する工程と、 前記第１の絶縁膜を前記ダミーパターンの上部が露出す
るように除去する工程と、 前記ダミーパターンと前記側壁の一部を除去し、開口部
の幅が、底部の幅よりも広くなる逆テーパ型の溝部を形
成する工程と、 前記溝部の底に形成されている前記酸化膜を除去する工
程と、 前記溝部の内面及び前記第１の絶縁膜上に第２の絶縁膜
を堆積させる工程と、 前記溝部をゲート電極材料で埋め込む工程とを具備する
ことを特徴とする半導体装置の製造方法。 - 【請求項６】前記側壁形成の際、後のダミーパターンを
除去する工程で用いるエッチングにおいて、選択比が取
れる材料を用いることを特徴とする請求項４記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26834599A JP2001093861A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26834599A JP2001093861A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001093861A true JP2001093861A (ja) | 2001-04-06 |
Family
ID=17457258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26834599A Abandoned JP2001093861A (ja) | 1999-09-22 | 1999-09-22 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001093861A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010503200A (ja) | 2006-08-28 | 2010-01-28 | マイクロン テクノロジー， インク． | 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法 |
| US8742483B2 (en) | 2006-05-17 | 2014-06-03 | Micron Technology, Inc. | DRAM arrays |
| US9263455B2 (en) | 2013-07-23 | 2016-02-16 | Micron Technology, Inc. | Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines |
| JP2019091902A (ja) * | 2015-01-26 | 2019-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1999
- 1999-09-22 JP JP26834599A patent/JP2001093861A/ja not_active Abandoned
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8742483B2 (en) | 2006-05-17 | 2014-06-03 | Micron Technology, Inc. | DRAM arrays |
| US8921909B2 (en) | 2006-05-17 | 2014-12-30 | Micron Technology, Inc. | Semiconductor constructions, DRAM arrays, and methods of forming semiconductor constructions |
| JP2010503200A (ja) | 2006-08-28 | 2010-01-28 | マイクロン テクノロジー， インク． | 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法 |
| US8791506B2 (en) | 2006-08-28 | 2014-07-29 | Micron Technology, Inc. | Semiconductor devices, assemblies and constructions |
| US9263455B2 (en) | 2013-07-23 | 2016-02-16 | Micron Technology, Inc. | Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines |
| US10163908B2 (en) | 2013-07-23 | 2018-12-25 | Micron Technology, Inc. | Array of conductive lines individually extending transversally across and elevationally over a mid-portion of individual active area regions |
| JP2019091902A (ja) * | 2015-01-26 | 2019-06-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US11245039B2 (en) | 2015-01-26 | 2022-02-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
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Legal Events
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