JPH0481329B2 - - Google Patents
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- JPH0481329B2 JPH0481329B2 JP57122105A JP12210582A JPH0481329B2 JP H0481329 B2 JPH0481329 B2 JP H0481329B2 JP 57122105 A JP57122105 A JP 57122105A JP 12210582 A JP12210582 A JP 12210582A JP H0481329 B2 JPH0481329 B2 JP H0481329B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
Landscapes
- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、特
に微細化が進んだ素子分離技術の形成方法に関す
る。
に微細化が進んだ素子分離技術の形成方法に関す
る。
最近、半導体装置製造におけるリソグラフイ技
術、エツチング技術等が進歩し、半導体装置の高
集積化、微細化が一段と進んでいる。半導体装置
の微細化が進むと素子分離領域も微細化されてく
る。従来の選択酸化法（LOCOS）に代わり、Si
基板の素子分離領域をエツチングして凹部を形成
し、その凹部に絶縁膜を埋め込むという新しい素
子分離法（BOX法）が是案されている。第１図
に従来のBOX法の１例を示す。
術、エツチング技術等が進歩し、半導体装置の高
集積化、微細化が一段と進んでいる。半導体装置
の微細化が進むと素子分離領域も微細化されてく
る。従来の選択酸化法（LOCOS）に代わり、Si
基板の素子分離領域をエツチングして凹部を形成
し、その凹部に絶縁膜を埋め込むという新しい素
子分離法（BOX法）が是案されている。第１図
に従来のBOX法の１例を示す。
まず、Si基１に選択的に凹部を形成し、その上
にCVD法により絶縁膜２を全面に形成し、その
上にレジスト３を用いて上を平坦化する（第１図
ａ）。その後、レジスト３と絶縁膜２をエツチン
グ速度が等しいRIE（リアクテイブイオンエツチ
ング）を用いて、半導体基板の凸部表面が露出す
るまでエツチングする（第１図ｂ）。
にCVD法により絶縁膜２を全面に形成し、その
上にレジスト３を用いて上を平坦化する（第１図
ａ）。その後、レジスト３と絶縁膜２をエツチン
グ速度が等しいRIE（リアクテイブイオンエツチ
ング）を用いて、半導体基板の凸部表面が露出す
るまでエツチングする（第１図ｂ）。
この方法を用いると凸部の間隔が狭い所（Ａの
所）では、絶縁膜２が完全に埋め込まれ、表面も
平坦化されるが、凸部の間隔が広い所（Ｂの所）
では、レジスト３の膜厚が薄く形成されるために
残置される絶縁膜２も薄くなつてしまい完全な平
坦化も出来ない。さらに、絶縁膜２が薄くなるた
め、配線とSi基板間の容量も増えて半導体装置の
動作速度も遅くなつてしまう。
所）では、絶縁膜２が完全に埋め込まれ、表面も
平坦化されるが、凸部の間隔が広い所（Ｂの所）
では、レジスト３の膜厚が薄く形成されるために
残置される絶縁膜２も薄くなつてしまい完全な平
坦化も出来ない。さらに、絶縁膜２が薄くなるた
め、配線とSi基板間の容量も増えて半導体装置の
動作速度も遅くなつてしまう。
この発明は、上述した従来法の欠点を改良した
もので、完全な平坦化することの出来る素子分離
法を提供することを目的とする。
もので、完全な平坦化することの出来る素子分離
法を提供することを目的とする。
本発明は半導体基板表面に、選択的に凹凸部を
形成する工程と、前記半導体基板表面の全面に少
なくとも１層以上の絶縁膜を形成する工程と、前
記絶縁膜全面上に前記絶縁膜の耐エツチング性を
有する第２の膜を形成する工程と、前記凸部の少
なくとも第２の膜をエツチングする工程と、前記
凸部を除いて残置された第２の膜をマスクに前記
絶縁膜をエツチングする事により前記半導体基板
の凹部に前絶縁膜を残置させる工程とを具備した
事を特徴とする半導体装置の製造方法である。
形成する工程と、前記半導体基板表面の全面に少
なくとも１層以上の絶縁膜を形成する工程と、前
記絶縁膜全面上に前記絶縁膜の耐エツチング性を
有する第２の膜を形成する工程と、前記凸部の少
なくとも第２の膜をエツチングする工程と、前記
凸部を除いて残置された第２の膜をマスクに前記
絶縁膜をエツチングする事により前記半導体基板
の凹部に前絶縁膜を残置させる工程とを具備した
事を特徴とする半導体装置の製造方法である。
本発明によればフイールド領域の平坦化が達成
され、かつ自己整合により、素子分離領域上に耐
エツチング性マスクを形成出来るので、工程が少
なくて済むと同時に、マスク合せの必要がないの
で、合せずれのための余分の領域を必要としない
ため、微細化が出来る。
され、かつ自己整合により、素子分離領域上に耐
エツチング性マスクを形成出来るので、工程が少
なくて済むと同時に、マスク合せの必要がないの
で、合せずれのための余分の領域を必要としない
ため、微細化が出来る。
本発明の一実施例を第２図ａ〜ｄを用いて説明
する。まず、たとえば主平面１００のSi基板２１
を用意してその上にたとえば写真蝕刻法を用いて
選択的にマスク材を形成した後、前記マスク材を
マスクにたとえばCF2ガスを含むRIEにより前記
Si基板２１をエツチングして前記Si基板にたとえ
ば0.5μｍの凹部を形成する。
する。まず、たとえば主平面１００のSi基板２１
を用意してその上にたとえば写真蝕刻法を用いて
選択的にマスク材を形成した後、前記マスク材を
マスクにたとえばCF2ガスを含むRIEにより前記
Si基板２１をエツチングして前記Si基板にたとえ
ば0.5μｍの凹部を形成する。
その後、マスク材をマスクにフイールド反転層
のイオン注入をSi基板２１中にした後、前記マス
ク材を除去する。その後、例えばSiH4とO2を含
むCVD法により厚さ0.5μｍ程度のSiO2膜２２を
全面に形成する。その後、例えばSiH4ガすを含
むCVD法を用いてSiN膜２３を厚さ0.1μｍ程度形
成する（第２図ａ）。
のイオン注入をSi基板２１中にした後、前記マス
ク材を除去する。その後、例えばSiH4とO2を含
むCVD法により厚さ0.5μｍ程度のSiO2膜２２を
全面に形成する。その後、例えばSiH4ガすを含
むCVD法を用いてSiN膜２３を厚さ0.1μｍ程度形
成する（第２図ａ）。
その後、例えば、ダイヤモンド粉末を用いたブ
レード法により、研磨する事により、凸部の前記
SiN膜２３を除去して凸部のSiO2膜２２を露出さ
せる（第２図ｂ）。
レード法により、研磨する事により、凸部の前記
SiN膜２３を除去して凸部のSiO2膜２２を露出さ
せる（第２図ｂ）。
その後、たとえばNH4F液を用いて前記SiN膜
２３をマスクに凸部のSiO2膜２２を選択的にエ
ツチングして、Si基板２１表面が露出するまでエ
ツチングする（第２図ｃ）。
２３をマスクに凸部のSiO2膜２２を選択的にエ
ツチングして、Si基板２１表面が露出するまでエ
ツチングする（第２図ｃ）。
その後、例えばリン酸を用いて前記SiN膜２３
を除去する（第２図ｄ）。するとSi基板２１の凹
部のみにSiO2膜２２が残置される。
を除去する（第２図ｄ）。するとSi基板２１の凹
部のみにSiO2膜２２が残置される。
本発明によれば、自己整合により、素子分離領
域上に耐エツチング性マスクを形成出来るので、
工程が短かくして済むと同時に、マスク合せの必
要がないので、合せずれのための余分の領域を必
要としないため、微細化が出来る。
域上に耐エツチング性マスクを形成出来るので、
工程が短かくして済むと同時に、マスク合せの必
要がないので、合せずれのための余分の領域を必
要としないため、微細化が出来る。
また平坦化する時のエツチングする材料が１層
のため、エツチング条件の制限がなくなり許容範
囲が広がるため、高速なRIEが用いる事が出来
る。
のため、エツチング条件の制限がなくなり許容範
囲が広がるため、高速なRIEが用いる事が出来
る。
また、RIEを用いた時にSi基板までエツチング
された時にSi基板表面にダメージ層を形成し、半
導体装置の特性を劣化させる事があり、このダメ
ージ層を除去する工程が増加するが、本発明で
は、RIE等のダメージ層を形成するエツチング法
を用いる事なく平坦なエツチングが出来る。すな
わち湿式エツチング（エツチング液を用いる方
法）だけで済むので簡単でありダメージ層を形成
する事がない。そのために高価なRIE装置を用い
なくても済む。
された時にSi基板表面にダメージ層を形成し、半
導体装置の特性を劣化させる事があり、このダメ
ージ層を除去する工程が増加するが、本発明で
は、RIE等のダメージ層を形成するエツチング法
を用いる事なく平坦なエツチングが出来る。すな
わち湿式エツチング（エツチング液を用いる方
法）だけで済むので簡単でありダメージ層を形成
する事がない。そのために高価なRIE装置を用い
なくても済む。
また素子分離領域のSiO2２２のRIEを行なわな
いために、SiO2膜厚のバラツキの増大およびオ
ーバーエツチングによる膜圧の減少を無くす事が
出き、プロセス制御が容易となり、半導体装置の
特性の均一化が計れるとともに歩留り向上にな
る。
いために、SiO2膜厚のバラツキの増大およびオ
ーバーエツチングによる膜圧の減少を無くす事が
出き、プロセス制御が容易となり、半導体装置の
特性の均一化が計れるとともに歩留り向上にな
る。
第３図ａ，ｂは本発明の別の実施例を示したも
のである。まず、Si基板３１に選択的に0.5μｍの
凹部を形成した後、例えば1.0μｍのSiO2膜３２を
形成した後、例えばNH4F液でSiO2膜３２をエツ
チングして（破線Ａ）Si基板３１と同じ寸法に
SiO2膜３２を形成した後（第３図ａ）、例えば
0.1μｍのSiN膜３３を形成した後、例えばブレー
ド法により、凸部のSin膜３３を除去した後、例
えばNH4F液を用いてSiN膜３３をマスクにSiO2
膜３２をSi基板が露出するまでエツチングする
（第３図ｂ）。その後、例えばリン酸を用いて、
SiN膜３３を除去すればSi基板の凹部にSi基板よ
りも高いSiO2膜３２を形成する事が出来る。
のである。まず、Si基板３１に選択的に0.5μｍの
凹部を形成した後、例えば1.0μｍのSiO2膜３２を
形成した後、例えばNH4F液でSiO2膜３２をエツ
チングして（破線Ａ）Si基板３１と同じ寸法に
SiO2膜３２を形成した後（第３図ａ）、例えば
0.1μｍのSiN膜３３を形成した後、例えばブレー
ド法により、凸部のSin膜３３を除去した後、例
えばNH4F液を用いてSiN膜３３をマスクにSiO2
膜３２をSi基板が露出するまでエツチングする
（第３図ｂ）。その後、例えばリン酸を用いて、
SiN膜３３を除去すればSi基板の凹部にSi基板よ
りも高いSiO2膜３２を形成する事が出来る。
この方法を用いる事により、埋め込む絶縁膜を
Si基板より高く形成する事が容易に出来る。この
高くSiO2を埋め込む事により、Si基板凸部の周
辺での電界集中を防止する事が出来る。このため
に、Si基板凸部の周辺に出来る寄生トランジスタ
が形成出来ないようになり、半導体装置の特性の
劣化を防止できる。
Si基板より高く形成する事が容易に出来る。この
高くSiO2を埋め込む事により、Si基板凸部の周
辺での電界集中を防止する事が出来る。このため
に、Si基板凸部の周辺に出来る寄生トランジスタ
が形成出来ないようになり、半導体装置の特性の
劣化を防止できる。
また、SiO2埋め込み後の工程によるSiO2膜の
膜厚減りの分だけ、あらかじめ厚くSiO2を形成
出来る事になる。
膜厚減りの分だけ、あらかじめ厚くSiO2を形成
出来る事になる。
第４図は本発明の別の実施例である。
Si基板４１に凹部を形成する時に例えばKOH
液を用いてSi基板４１をエツチングする事によ
り、凹部の側面の角度を垂直から斜めに形成した
だけで後の工程は第２図と同一である。
液を用いてSi基板４１をエツチングする事によ
り、凹部の側面の角度を垂直から斜めに形成した
だけで後の工程は第２図と同一である。
この方法によれば、SiO2膜４２を形成した時、
Si基板４１の凹部の寸法が微細な時に発生する
SiO2の密度のうすい所（凹部中央に発生する）
が形成されなくなる。つまり、後の工程でSiO2
膜４２の中央部がエツチング速度が速いために凹
部になる事を防止した方法である。この方法を用
いれば信頼性の高い、微細な素子分離が形成出来
る。
Si基板４１の凹部の寸法が微細な時に発生する
SiO2の密度のうすい所（凹部中央に発生する）
が形成されなくなる。つまり、後の工程でSiO2
膜４２の中央部がエツチング速度が速いために凹
部になる事を防止した方法である。この方法を用
いれば信頼性の高い、微細な素子分離が形成出来
る。
上記実施例において、絶縁膜としてSiO2を用
いたが、他の絶縁膜を用いても良く、SiNや
Al2O3やBSG、PSG、AsSG、BPSG等の一層あ
るいはこれらの積層としても良い。
いたが、他の絶縁膜を用いても良く、SiNや
Al2O3やBSG、PSG、AsSG、BPSG等の一層あ
るいはこれらの積層としても良い。
第２の膜としては、SiNを用いたが、絶縁膜の
耐エツチング性があれば良く、Poly−Si、Al、
Ｗ、等の一層あるいは積層を用いれば良い。
耐エツチング性があれば良く、Poly−Si、Al、
Ｗ、等の一層あるいは積層を用いれば良い。
また、第２の膜は除去したが、必要ならば少な
くとも一部を残置させておいても良い。後の工程
でのSiO2膜等の絶縁膜の膜減りを防止出来る。
くとも一部を残置させておいても良い。後の工程
でのSiO2膜等の絶縁膜の膜減りを防止出来る。
第１図ａ，ｂは従来法を示した断面図、第２図
ａ〜ｄ、第３図ａ，ｂ及び第４図は本発明の実施
例を示した断面図である。 図において、１，２１，３１，４１……Si基
板、２，２２，３２，４２……SiO2膜、３……
レジスト、２３，３３，４３……SiN膜。
ａ〜ｄ、第３図ａ，ｂ及び第４図は本発明の実施
例を示した断面図である。 図において、１，２１，３１，４１……Si基
板、２，２２，３２，４２……SiO2膜、３……
レジスト、２３，３３，４３……SiN膜。
Claims (1)
- １ 半導体基板表面に幅が異なる凹部を有する凹
凸部を形成する工程と、この半導体基板上に気相
成長で前記凹凸部の段差以上の膜厚の厚い絶縁膜
を形成する工程と、この絶縁膜上に気相成長で前
記絶縁膜に対して耐エツチング性を有する薄膜を
形成する工程と、ラツピングを行つて前記凸部上
に形成された耐エツチング性を有する薄膜及び前
記厚い絶縁膜の一部を除去する工程と、残置され
た前記耐エツチング性を有する薄膜をマスクに前
記絶縁膜を溶液エツチングする事により前記半導
体基板の凹部に前記厚い絶縁膜を残置させて素子
分離絶縁膜を形成する工程とを具備したことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12210582A JPS5913342A (ja) | 1982-07-15 | 1982-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12210582A JPS5913342A (ja) | 1982-07-15 | 1982-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5913342A JPS5913342A (ja) | 1984-01-24 |
| JPH0481329B2 true JPH0481329B2 (ja) | 1992-12-22 |
Family
ID=14827761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12210582A Granted JPS5913342A (ja) | 1982-07-15 | 1982-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5913342A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS618945A (ja) * | 1984-06-25 | 1986-01-16 | Nec Corp | 半導体集積回路装置 |
| US5173439A (en) * | 1989-10-25 | 1992-12-22 | International Business Machines Corporation | Forming wide dielectric-filled isolation trenches in semi-conductors |
| KR100444311B1 (ko) * | 1997-06-28 | 2004-11-08 | 주식회사 하이닉스반도체 | 반도체소자의소자분리막제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363871A (en) * | 1976-11-18 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
-
1982
- 1982-07-15 JP JP12210582A patent/JPS5913342A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363871A (en) * | 1976-11-18 | 1978-06-07 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5913342A (ja) | 1984-01-24 |
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