KR20000074355A

KR20000074355A - 반도체소자의 격리영역 형성방법

Info

Publication number: KR20000074355A
Application number: KR1019990018250A
Authority: KR
Inventors: 최종무
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-05-20
Filing date: 1999-05-20
Publication date: 2000-12-15

Abstract

본 발명은 반도체소자의 격리영역 형성방법에 관한 것으로, 종래에는 트랜치가 형성되는 반도체기판의 식각된 면에 기계적인 스트레스 집중 및 결정결함으로 인해 누설전류가 발생하여 소자간의 격리가 불충분해짐에 따라 디스터브 현상이 발생하여 메모리셀에 저장된 데이터가 손실됨과 아울러 리프레시 특성이 저하되는 문제점이 있었다. 따라서, 본 발명은 반도체기판의 상부에 순차적으로 버퍼산화막과 질화막을 증착한 후, 일부를 식각하여 반도체기판을 노출시키는 공정과; 상기 노출된 반도체기판을 식각하여 트랜치를 형성한 후, 트랜치의 내벽 상에 제1산화막을 형성하는 공정과; 상기 제1산화막이 형성된 트랜치 내에 전도층을 형성한 다음 전도층의 상부에 절연막을 형성하고, 평탄화하여 트랜치를 채우는 공정과; 상기 질화막과 버퍼산화막을 제거하는 공정을 통해 반도체소자의 격리영역을 형성한 후, 전도층에 전압을 인가하여 공핍층을 확장시킴으로써, 효과적으로 소자간의 격리가 이루어지도록 함에 따라 누설전류를 줄여 메모리셀의 디스터브 현상을 방지함과 아울러 메모리셀에 저장된 데이터의 손실을 방지하고, 리프레시 특성을 향상시킬 수 있는 효과가 있다.

Description

반도체소자의 격리영역 형성방법{METHOD FOR FORMING ISOLATION RESION OF SEMICONDUCTOR DEVICE}

본 발명은 반도체소자의 격리영역 형성방법에 관한 것으로, 특히 반도체소자의 격리효과를 개선함과 아울러 접합 누설전류를 줄이기에 적당하도록 한 반도체소자의 격리영역 형성방법에 관한 것이다.

종래 반도체소자의 격리영역 형성방법을 첨부한 도1a 내지 도1e의 수순단면도를 참조하여 상세히 설명하면 다음과 같다.

먼저, 도1a에 도시한 바와같이 반도체기판(1)의 상부에 순차적으로 버퍼산화막(2)과 질화막(3)을 형성한 후, 사진식각공정을 통해 질화막(3)과 버퍼산화막(2)의 일부를 식각하여 반도체기판(1)을 노출시킨다.

그리고, 도1b에 도시한 바와같이 상기 노출된 반도체기판(1)을 식각하여 트랜치(4)를 형성하고, 그 트랜치(4)의 내벽 상에 산화막(5)을 형성한다.

그리고, 도1c에 도시한 바와같이 상기 산화막(5) 및 질화막(3)의 상부전면에 절연막(6)을 형성하고, 식각공정을 통해 절연막(6)을 트랜치(4)에 채운다.

그리고, 도1d에 도시한 바와같이 평탄화공정을 통해 상기 질화막(3) 및 버퍼산화막(2)을 제거하여 평탄화된 반도체기판(1)을 노출시킨 후, 반도체기판(1) 내에 순차적으로 불순물 이온을 주입하여 엔형 웰(7)과 피형 웰(8)을 형성한다.

그리고, 도1e에 도시한 바와같이 상기 노출된 반도체기판(1) 및 절연막(6) 상에 서로 이격되는 게이트(9A∼9C)를 형성한 후, 피형 웰(8)의 액티브영역 내에 소스/드레인 영역(10)을 형성한다.

이후에, 상기 소스/드레인 영역(10)과 선택적으로 접속되는 노드콘택 및 비트라인 콘택을 형성하여 메모리셀을 제조한다.

그러나, 상기한 바와같은 종래 반도체소자의 격리영역 형성방법은 트랜치가 형성되는 반도체기판의 식각된 면에 기계적인 스트레스 집중 및 결정결함으로 인해 누설전류가 발생하여 소자간의 격리가 불충분해짐에 따라 디스터브(disturb) 현상이 발생하여 메모리셀에 저장된 데이터가 손실됨과 아울러 리프레시(refresh) 특성이 저하되는 문제점이 있었다.

본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 반도체소자의 격리효과를 개선함과 아울러 접합 누설전류를 줄일 수 있는 반도체소자의 격리영역 형성방법을 제공하는데 있다.

도1a 내지 도1d는 종래 반도체소자의 격리영역 형성방법을 보인 수순단면도.

도2a 내지 도2g는 본 발명의 일 실시예를 보인 수순단면도.

***도면의 주요부분에 대한 부호의 설명***

11:반도체기판 12:버퍼산화막

13:질화막 14:트랜치

15,17:산화막 16:전도층

18:절연막 19:엔형 웰

20:피형 웰 21A∼21C:게이트

22:소스/드레인 영역

상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 격리영역 형성방법은 반도체기판의 상부에 순차적으로 버퍼산화막과 질화막을 증착한 후, 일부를 식각하여 반도체기판을 노출시키는 공정과; 상기 노출된 반도체기판을 식각하여 트랜치를 형성한 후, 트랜치의 내벽 상에 제1산화막을 형성하는 공정과; 상기 제1산화막이 형성된 트랜치 내에 전도층을 형성한 다음 전도층의 상부에 절연막을 형성하고, 평탄화하여 트랜치를 채우는 공정과; 상기 질화막과 버퍼산화막을 제거하는 공정을 구비하여 이루어지는 것을 특징으로 한다.

상기한 바와같은 본 발명에 의한 반도체소자의 격리영역 형성방법을 도2a 내지 도2g에 도시한 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.

먼저, 도2a에 도시한 바와같이 반도체기판(11)의 상부에 순차적으로 버퍼산화막(12)과 질화막(13)을 형성한 후, 사진식각공정을 통해 질화막(13)과 버퍼산화막(12)의 일부를 식각하여 반도체기판(11)을 노출시킨다. 이때, 버퍼산화막(12)은 50∼300Å 정도의 두께로 형성하고, 질화막(13)은 500∼2000Å 정도의 두께로 형성하는 것이 바람직하다.

그리고, 도2b에 도시한 바와같이 상기 노출된 반도체기판(11)을 식각하여 트랜치(14)를 형성하고, 그 트랜치(14)의 내벽 상에 산화막(15)을 형성한다. 이때, 반도체기판(11)의 식각깊이는 1000∼5000Å 정도가 되도록 하여 트랜치(14)를 형성하고, 산화막(15)은 50∼300Å 정도의 두께로 형성하는 것이 바람직하다.

그리고, 도2c에 도시한 바와같이 상기 산화막(15)이 형성된 구조물 상에 도핑된 폴리실리콘을 증착 및 식각하여 상기 트랜치(14) 내에 500∼4500Å 정도의 두께로 전도층(16)을 형성한다. 이때, 트랜치(14) 내에 형성된 전도층(16)은 메모리셀의 제조가 완료되었을때, 일정한 전압(-5V∼0V)을 인가하여 공핍층(depletion layer)을 확산시킴으로써, 소자들을 효과적으로 격리시킨다.

그리고, 도2d에 도시한 바와같이 상기 전도층(16)이 형성된 트랜치(14) 내벽에 산화공정을 실시하여 산화막(17)을 형성한다. 이때, 산화막(17)은 50∼300Å 정도의 두께로 형성하여 전도층(16) 형성시에 트랜치(14)의 내벽에 발생할 수 있는 잔류물(미도시)을 산화시키며, 경우에 따라 생략할 수 있다.

그리고, 도2e에 도시한 바와같이 상기 산화막(17)이 형성된 구조물 상에 절연막(18)을 형성하고, 화학기계적 연마공정 또는 건식 식각공정을 통해 절연막(18)이 트랜치(14)에 채워지도록 한다.

그리고, 도2f에 도시한 바와같이 평탄화공정을 통해 상기 질화막(13) 및 버퍼산화막(12)을 제거하여 평탄화된 반도체기판(11)을 노출시킨 후, 반도체기판(11) 내에 순차적으로 불순물 이온을 주입하여 엔형 웰(19)과 피형 웰(20)을 형성한다. 이때, 상기 트랜치(14)에 채워진 절연막(18)도 반도체기판(11)과 동일하게 평탄화된다.

그리고, 도2g에 도시한 바와같이 상기 노출된 반도체기판(11) 및 절연막(18) 상에 서로 이격되는 게이트(21A∼21C)를 형성한 후, 피형 웰(20)의 액티브영역 내에 소스/드레인 영역(22)을 형성한다.

이후에, 상기 소스/드레인 영역(22)과 선택적으로 접속되는 노드콘택 및 비트라인 콘택을 형성하여 메모리셀을 제조한다.

상기한 바와같은 본 발명에 의한 반도체소자의 격리영역 형성방법은 반도체소자의 격리영역 내에 전도층을 매립하고, 이 전도층에 전압을 인가하여 공핍층을 확장시킴으로써, 효과적으로 소자간의 격리가 이루어지도록 함에 따라 누설전류를 줄일 수 있게 되어 메모리셀의 디스터브 현상을 방지함과 아울러 메모리셀에 저장된 데이터의 손실을 방지하고, 또한 리프레시 특성을 향상시킬 수 있는 효과가 있으며, 또한 종래에는 소자격리를 향상시키기 위하여 트랜치 하부의 기판 상에 비교적 고농도의 채널 스탑(channel stop)용 불순물을 주입함에 따라 접합면의 전계가 증가하여 확산전류가 증가하는 문제도 있었으나, 본 발명은 종래에 비해 채널 스탑용 불순물을 저농도로 주입하여도 소자격리효과가 우수하므로, 접합면의 전계증가에 따른 확산전류를 줄일 수 있는 효과도 있다.

Claims

반도체기판의 상부에 순차적으로 버퍼산화막과 질화막을 증착한 후, 일부를 식각하여 반도체기판을 노출시키는 공정과; 상기 노출된 반도체기판을 식각하여 트랜치를 형성한 후, 트랜치의 내벽 상에 제1산화막을 형성하는 공정과; 상기 제1산화막이 형성된 트랜치 내에 전도층을 형성한 다음 전도층의 상부에 절연막을 형성하고, 평탄화하여 트랜치를 채우는 공정과; 상기 질화막과 버퍼산화막을 제거하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 격리영역 형성방법.
제 1 항에 있어서, 상기 전도층은 도핑된 폴리실리콘을 증착 및 식각하여 상기 트랜치 내에 500∼4500Å의 두께로 형성하는 것을 특징으로 하는 반도체소자의 격리영역 형성방법.
제 1 항에 있어서, 상기 전도층이 형성된 트랜치 내벽에 절연막을 형성하기 전에 산화공정을 실시하여 제2산화막을 50∼300Å의 두께로 형성하는 공정을 더 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 격리영역 형성방법.