KR0155874B1 - 반도체장치의 평탄화방법 및 이를 이용한 소자분리방법 - Google Patents
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Abstract
반도체장치의 평탄화방법 및 이를 이용한 소자분리 방법에 대해 기재되어 있다.
이는, 반복되는 패턴을 갖는 셀 영역과, 활성패턴을 갖는 활성영역과, 셀 영역에 비해 상대적으로 큰 단차를 갖는 필드영역을 구비하는 반도체장치에 있어서, 필드영역에, 셀 영역과 동일한단차의 더미패턴을 삽입하는 제1공정, 결과물에 절열물질을 침적하는 제2공정 및 그 표면이 평탄해지도록 절연물질을 CMP하는 제3공정을 포함하는 것을특징으로 한다.
따라서, CMP직전에 대부분의 면적이 균일한 높이를 유지하도록 함으로써, CMP시 디슁현상을 억제할 수 있다.
Description
제1a도 내지 제1c도는 CMP공정시 발생하는 디슁현상을 설명하기 위한 도면들이다.
제2a도 내지 제2c도는 디슁현상을 억제하기 위한 종래의 방법을 설명하기 위한 단면도들이다.
제3a도는 일반적인 디램( DRAM)의 레이아웃도이고, 제3b도는 본 발명에 의한 더미패턴이 삽입된 DRAM의 레이아웃도이다.
제4도는 상기 제3b도의 레이아웃도를 구체적으로 도시한 레이아웃도이다.
제5a도 내지 제5c도는 본 발명을 이용한 쉘로우 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
30 : 활성영역 35 : 게이트전극 패턴
40 : 셀 어레이 영역 45 : 셀 패턴
50 : 필드영역 55 : 더미패턴
60 : 가드링 70 : 반도체기판
72 : 패드산화막 74 : 질화막
78 : 더미패턴 80 : 절연물질
본 발명은 반도체장치의 제조방법에관한 것으로, 특히 CMP를 이용한 평탄화 공정시 디슁 현상을 억제할 수 있는 반도체장치의 평탄화방법 및 이를 이용한 소자분리방법에 관한 것이다.
반도체장치의 고집적화에 따라 미세화 기술의 하나인 소자분리에 관한 연구개발이 활발히 진행되고 있다. 소자분리의 영역의 형성은 모든 제조공정 단계에 있어서 초기 단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진(margin)을 좌우하게 되므로, 이를 효과적으로 극복하기 위해서는 필드절연막의 단차를 평탄화할 수 있는 기술이 요구되고 있다.
일반적으로 반도체장치의 제조에 널리 이용되는 선택적 산화에 의한 소자 분리 방법(LOCal Oxdation of Silicon; 이하 LOCOS라 칭함)은 측면산화에 의한 버즈비크(Bird's beak)현상, 열공정으로 유발되는 버퍼층 응력에 의한 기판실리콘의 결정결합 및 채널저지를 위해 이온주입된 불순물의 재분포 등의 문제로 반도체장치의 전기적 특성향상 및 고집적화 추세에 난점이 되고 있다.
상기 LOCOS방법의 문제점을 개선하기 위한 방법의 하나로 반도체기판 식각하여 트렌치를 형성하고, 여기에 절연물질을 매립하여 소자분리층을 형성하는 쉘로우 트렌치 분리(Shallow Trench Isolation;이하 STI라 칭함) 방법이 제안되었다. 이 STI방법은 소자분리막의 형성에 있어서 상기 LOCOS류와 같이 열산화공정에 의하지 않으므로, 열산화 공정으로 인해 유발되는 상기 LOCOS류의 단점들을 어느 정도 줄일 수 있으며, 기술적으로 STI의 깊이를 조절함으로써 1G DRAM급 이상의 고집적화에 필요한 0.2㎛이하의 폭을 갖는 소자분리층의 형성이가능하게 되었다.
상기 STI공정 중에서 가장 핵심적인 것은 화학적, 물리적 연마(Chemical - Mechanical Polishing:이하 CMP라 함)공정으로서, 반도체기판에 형성된 리필링 절연물들을 황방향으로 제거하기 때문에 트렌치 매립 및 식각방법으로써 이상적인 것으로 생각되어지나, 이 CMP방법 역시 트렌치의 폭이 수 ㎜정도로 커지면 넓은 트렌치영역의 가운데가 접시 모양으로 파이는 디슁(dishing)현상이 발생하여 상술한 바와 같이 불안정한 소자분리 특성 및 일부의 구조적인 단차를 유발하는 문제점이있다.
DRAM에 STI공정을 적용할 경우 DRAM구조의 특성상 셀(cell array)부위와 필드(field) 부위가 거의 비슷한 비율로, 전체 칩 면적의 90% 정도를 점유하게 된다. 이때, 두 부위간의 단차는 STI의 필드 산화막 형성용 층간절연막(Inter Layer Dielectric; ILD)을 도포한 상태에서 1,000Å이상의 차이를 보이게 된다.
상기 다슁현상은, 제1a도에 나타난 바와 같이, CMP 전에 전체적으로 형성된 단차(①)가 존재할 경우, 단차의 낮은 쪽의 폴리싱율(polishing rate)이 커서 폴리싱하고자 하는 물질의 두께가 가운데로 갈수록 얇아지고(②), 반대로 단차의 높은 쪽은 폴리싱하고자 하는 두께가 두꺼워지는(③)현상이다.
이러한 다슁현상이 제1b도에 나타난 바와 같이 STI의 평탄화 공정에서 발생하면, 필드영역의 가운데 부위는 필드산화 터널링(tunneling)이 일어나고, 셀 어레이(cell array)나 넓은 활성영역의 가운데 부위는 활성영역의 질화막(SiN; 빗금친 부분)위의 산화막이 완전히 폴리싱되지 않는다. 따라서, 활성영역의 질화막 제거가 불가능하여 활성영역의 한정이 되지 않는 현상이 발생한다.
제1c도에 나타난 바와 같이, 층간절연막(ILD) 형성 공정에서 디슁이 발생하면 CMP후의 ILD의 두께가 위치에 따라서 차이가 난다. 이에 의해 후속 접촉구(빗금친 부분) 형성공정에서 활성영역과 칠드영역에서 식각해야 할 산화막의 깊이가 달라지는 문제점이있다.
CMP공정에서 이러한 디슁 현상과 같은 패턴의 밀도, 사이즈 등에 따른 이상 폴리싱 현상을 감소시키기 위하여 더미 패턴(dummy pattern)의 삽입, CMP전 사진식각(pre - CMP photo - etching) 등의 공정이 일반적으로 사용되고 있다.
제2a도 내지 제2c도는 이상 폴리싱 현상을 방지하기 위한 CMP전 사진식각 방법을 설명하기 위한 단면도들이다.
제2a도를 참조하면, 단차가 형성된 반도체기판(20)에 층간절연막(24)을 형성하고, 단차가 넓게 형성된 부위, 즉 필드영역의 상기 층간절연막 상에 평탄화를 블러킹(blocking)하기 위한 마스크(Planarization Block Mask; PBM)용 감광막패턴(26)을 형성하여, 단차가 넓게 형성된 부위의 높이를 다른 부위와 비슷한 높이로 만든다. 이어서, 상기 감광막패턴이 형성된 결과물 전면에 평탄화 레지스트(planarization resist)(28)를 도포한다.
제2b도를 참조하면, 상기 평탄화 레지스트층(28), PBM(26) 및 층간절연막(24)에 대해 반응성 이온 식가법(Reactive Ion Etching; RIE)에의한 식각을 실시한 후, 그 결과물에 대해 트렌치 상의 질화막(22)의 표면이 드러날 때까지 CMP를 실시하여 상기 층간절연층의 표면을 평탄화한다.
상기한 종래의 평탄화방법에 따르면, 제2c도에 도시된 바와 같이, PBM을 형성하기 위한 감광막의 패터닝시 미스 얼라인(mis-align)또는 오버필링(overfilling)으로 인해 레지스트 두께에 변화를 야기하는 문제가 있다.
따라서, 본 발명의 목적은 이상 폴리싱 현상을 방지한 수 있는 반도체장치의 평탄화방법을 제공함에 있다.
본 발명의 다른 목적은 공정을 단순화한 반도체장치의 평탄화방법을 제공함에 있다.
본 발명의 또다른 목적은 상기 평탄화방법을 이용한 반도체장치의 소자분리방법을 제공함에있다.
상기 목적들을 달성하기 위한 발병의 평탄화방법은, 반복되는 패턴을 갖는 셀 영역과, 활성화 패턴을 갖는 활성영역과, 상기 셀 영역에 비해 상대적으로 큰 단차를 는 필드영역을 구비하는 반도체 장치에 있어서,
상기 필드영역에, 상기 셀 영역과 동일한 단차의 더미패턴을 삽입하는 제1 공정:
상기 결과물에 절연물질을 침적하는 제2 공정: 및
그 표면이 평탄해지도록 상기 절연물질을 CMP하는 제3 공정을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 필드영역에 형성하는 더미패턴은, 상기 활성영역의 가장자리를 둘러싸는 가드링을 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 가드링은 연속적 또는 단속적으로 연결된 패턴인 것이 바람직하다.
본 발명에 있어서, 상기 가등링은 상기 활성영역의 가장자리와 소자분리 특성에 영향을 주지않는 거리만큼 떨어져 있는 것이 바람직하다.
본 발명에 있어서, 상기 제2 공정에서 침적되는 절연물질의 평균높이가, 더미패턴 부위와 셀 부위에서의 단차가 ±1㎛ 이내가 되도록 형성하는 것이 바람직하다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체장치의 소자분리방법은,
반도체기판 상에 패드산화막 및 식각방지막을 차례로 형성하는 제1 공정:
상기 식각방지막 상에, 상기 비활성 영역에 더미 패턴이 삽입된 감광막패턴을 형성하는 제2 공정:
상기 감광막패턴을 마스크로 하여 상기 식각방지막 및 패드산화막을 식각하는 제3 공정:
상기 식각방지막을 식각마스크로 하여 상기 반도체기판에 트렌치를 형성하는 제4 공정:
결과물에 졀연물질을 침적하여 상기 트렌치를 매립하는 제5 공정: 및
상기 식각방지막의 표면이 드러날 때까지 상기 절연물질을 CMP하는 제6 공정을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제2 공정에서 형성하는 더비패턴은, 상기 활성영역의 가장자리를 둘러싸는 연속적 또는 단속적으로 연결된 패턴으로 이루어진 가드링을 포함하는 것이 바람직하다.
본 발명에 있어서, 상기 가드링은 상기 활성영역의 가장자리와 소자분리 특성에 영향을 주지않는 거리만큼 떨어져 있는 것이 바람직하다.
본 발명에 따르면, 넓은 부위의 필드영역에 소자의 동작에 영향을 주지 않는 범위내에서 셀 영역과 동일한 단차의 더미패턴을 삽입하여 CMP직전에 대부분의 면적이 균일한 높이를 유지하도록 함으로써, CMP시 디슁현상을 억제할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
언급한 바와 같이, CMP공정시 단차가 높은 부위의 면적이 주변에 비하여 작을수록, 그 높이가 낮을수록 전체적으로(global) 평탄화를 이루기 쉽게 된다. 따라서, CMP이전에 전반적인 높이를 균일하게 해주고, 어쩔 수 없이 주변에 비해 높은 부분의 면적을 작게 해 주면, 다슁현상의 발생을 억제하여 평탄화를 이루기 쉽다.
본 발명은, 이와 같은 원리를 이용하여 필드영역에 더미 패턴을 삽입하여 셀 부위와 단차를 같도록 함으로써 디슁현상을 억제하는 방법이다.
제3a도는 일반적인 DRAM의 레이아웃도이고, 제3b도는 본 발명에 의한 디슁현상을 개선하기 위한 레이아웃도로서, 도면 참조부호 30은 활성영역을 한정하기 위한 마스크팬턴을, 40은 셀 영역을, 45는 상기 셀영역에 형성될 패턴을 형성하기 위한 마스크패턴을, 50은 필드영역을, 55는 상기 필드영역에 삽입된 더미 패턴을 형성하기 위한 마스크패턴을 각각 나타낸다.
제3b도의 개선된 레이아웃도에서는 단차가 넓게 형성된 필드 부위에, 트랜지스터의 동작에 영향을 주지않는 범위내에서 셀 부위에 형성된 패턴(45)과 동일한 더미패턴(55)을 삽입하여, 도시된 바와 같이, CMP직전에 대부분의 면적이 셀 부위와 동일한 단차를 갖도록 함으로써 디슁현상을 방지할 수 있다.
제4도는 상기 제3b도의 레이아웃도를 구체적으로 도시한 레이아웃도이다.
제4도를 참조하면, 필드 영역에, 활성영역의 트랜지스터의 동작 등에 영향을 주지 않는 범위내에서 셀 부위와 동일한 더미패턴(55)을 삽입하여, CMP직전에 대부분의 면적이 셀 부위와 동일한 단차를 유지할 수 있도록 한다.
이 때, 활성영역과 필드영역의 경계 부위는, 연속 또는 단속적인 가드링(guard ring)처리를 하여, 섬 패턴(island pattern)의 쓰러짐을 방지하고, 게이트전극 패턴등 필드영역 위에 올라갈 필요가 있는 부분은 필드영역내로 포함시키도록 한다.
또한, 상기 필드영역에 삽입되는 더미패턴(55)은, CMP공정시 디슁현상을 억제할 수 있을 정도로 삽입하며, 필드영역이 소자분리 영역으로서의 전기적인 역할을 할 수 있을 정도로, 그 수와 활성영역과의 거리를 조절한다.
[실시예]
제5a도 내지 제5c도는 본 발명을 적용한 일 실시예로, STI에 적용한 예를 설명하기 위한 단면도들이다.
제5a도는 비활성영역(필드영역)에 트렌치를 형성하는 단계의 단면도이다.
이 단계는, 반도체기판(70) 상에 패드산화막(72) 및 식각방지막(74)을 차례로 적층하는 제1 공정, 제4도의 마스크패턴을 이용한 사진식각 공정을 실시하여 상기 식각방지막 및 패드산화막을 부분적으로 제거하는 제2 공정 및 노출된 반도체기판을 식각함으로서 트렌치(76)을 형성하는 제3 공정으로 진행된다.
상기 패드산화막(72)은 스트레스 완화용으로, 예컨대 열산화막으로 형성된다.
상기 식각방지막(74)은 트렌치 형성시 활성영역의 기판을 보호하기 위한 것으로, 예컨대 질화막, 산화막, 금속막, 유기물 등의 단일막 또는 상기 막들의 복합막으로 형성되는 것이 바람직하다.
상기 제2 및 제3 공정시, 본 발명의 레이아웃에 의해, 넓은 트렌치영역에 후속 CMP공정시 디슁형상을 억제하기 위한 더미패턴(78)이 형성된다.
상기 더미패턴(78)은 후속 공정에서 트렌치를 절연물질로 매립하여 형성되는 표면의 평균높이가, 더미패턴 부위와 셀 부위가 ±1㎛ 이내로 비슷해지도록 하는 반복적인 패턴을 포함하는 형태로 형성된다.
제5b도는 층간절연층(80)을 형성한 상태의 단면도이다.
구체적으로 트랜치가 형성된 결과물 상에 상기 트렌치를 매립하기 위한 절연물질, 예를 들어CVD산화막을 침적하여 층간절연층(80)을 형성한다.
이 때, 넓은 트랜치에 형성된 상기 더미패턴(78)에 의해, 층간절연층 형성후, 전체적으로 균일한 높이를 유지하게 된다.
제5c도는 CMP를 진행한 후의 단면도이다.
구체적으로, 질화막의 표면이 드러날 때까지 상기 층간절연층을 CMP하는 제1공정 및 상기 질화막을 제거하는 제2공정으로 진행된다.
도시된 바와 같이, 넓은 트렌치에 삽입된 더미패턴에 의해 CMP공정이 디슁현상을 억제할 수 있어, 평탄한 소자분리층을 형성할 수 있다.
상술한 본 발명에 따르면, 넓은 부위의 필드영역에 소자의 동작에 영향을 주지 않는 범위내에서 셀 영역과 동일한 단차의 더미패턴을 삽입하여CMP직전에 대부분의 면적이 균일한 높이를 유지하도록 함으로써, CMP시 디슁현상을 억제할 수 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (9)
- 반복되는 패턴을 갖는 셀 영역과, 활성패턴을 갖는 활성영역과, 상기 셀 영역에 비해 상대적으로 큰 단차를 갖는 필드영역을 구비하는 반도체 장치에 있어서, 상기 필드영역에, 상기 셀 영역과 동일한 단차의 더미패턴을 삽입하는 제1공정; 상기 결과물에 절연물질을 침적하는 제2공정; 및 그 표면이 평탄해지도록 상기 절연물질을 CMP하는 제3공정을 포함하는 것을 특징으로 하는 반도체장치의 평탄화방법.
- 제1항에 있어서, 상기 필드영역에 형성하는 더미패턴은, 상기활성영역의 가장자리를 둘러싸는 가드링을 포함하는 것을 특징으로 하는 반도체장치의 평탄화방법.
- 제2항에 있어서, 상기 가드링은 연속적 또는 단속적으로 연결된 패턴인 것을 특징으로 하는 반도체장치의 평탄화방법.
- 제2항에 있어서, 상기 가드링은 상기 활성영역의 가장자리와 소자분리 특성에 영향을 주지않는 거리만큼 떨어져 있는 것을 특징으로 하는 반도체장치의 평탄화방법.
- 제1 항에 있어서, 상기 제2공정에서 침적되는 절연물질의 평균높이가, 더미패턴 부위와 셀 부위에서의 단차가 ±1㎛이내가 되도록 형성하는 것을 특징으로 하는 반도체장치의 평탄화방법.
- 반도체기판 상에 패드산화막 및 식각방지막을 차례로 형성하는 제1공정; 상기 식각방지막 상에, 상기 비활성영역에 더미패턴이 삽입된 감광막패턴을 형성하는 제2공정; 상기 감광막패턴을 마스크로 하여 상기 식각방지막 및 패드산화막을 식각하는 제3공정; 상기 식각방지막을 식각마스크로 하여 상기 반도체기판에 트렌치를 형성하는 제4공정; 결과물에 절연물질을 침적하여 상기 트렌치를 매립하는 제5공정; 및 상기 식각방지막의 표면이 드러날 때까지 상기 절연물질을 CMP하는 제6공정을 포함하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제6항에 있어서, 상기 식각방지막은 질화막, 산화막, 금속막, 유기물 등의 단일막 또는 상기 막들의 복합막으로 형성하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제6항에 있어서, 상기 제2공정에서 형성하는 더미패턴은, 상기 활성영역의 가장자리를 둘러싸는 연속적 또는 단속적으로 연결된 패턴으로 이루어진 가드링을 포함하는 것을 특징으로 하는 반도체장치의 소자분리방법.
- 제6항에 있어서, 상기 가드링은 상기 활성영역의 가장자리와 소자분리 특성에 영향을 주지않는 거리만큼 떨어져 잇는 것을 특징으로 하는 반도체장치의 소자분리방법.
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