JPS61201477A - Ｆｅｔチツプパタ−ン - Google Patents
Ｆｅｔチツプパタ−ンInfo
- Publication number
- JPS61201477A JPS61201477A JP4394785A JP4394785A JPS61201477A JP S61201477 A JPS61201477 A JP S61201477A JP 4394785 A JP4394785 A JP 4394785A JP 4394785 A JP4394785 A JP 4394785A JP S61201477 A JPS61201477 A JP S61201477A
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- JP
- Japan
- Prior art keywords
- thick plating
- plating layers
- electrode
- gate electrode
- drain electrode
- Prior art date
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- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、倒置形でボンディングされるＦＥＴチップ
に係り、特にボンディング強度の向上をはかったＦＥＴ
チップパターンに関するものである。
に係り、特にボンディング強度の向上をはかったＦＥＴ
チップパターンに関するものである。
第３図（ａ）〜（ｄ）は従来のＦＥＴチップパターンの
概略構成を示す図であり、第３図（ａ）は上面図、第３
１Ｗ （ｂ） 〜（ｄ）は第３図（ａ）のＡ−Ａｌｌ。
概略構成を示す図であり、第３図（ａ）は上面図、第３
１Ｗ （ｂ） 〜（ｄ）は第３図（ａ）のＡ−Ａｌｌ。
Ｂ−Ｂ＠およびＣ−Ｃ線による断面側面図をそれぞれ示
す。なお、以下の説明では半導体基板として砒化ガリウ
ム（ＧａＡｓ）を用いたショットキ障壁ゲート構造Ｇａ
Ａｓ電界効果トランジスタ（以下ＧａＡａ ＭＥＳ
ＦＥＴ ）のチップパターンを例にとり説明を行う。
す。なお、以下の説明では半導体基板として砒化ガリウ
ム（ＧａＡｓ）を用いたショットキ障壁ゲート構造Ｇａ
Ａｓ電界効果トランジスタ（以下ＧａＡａ ＭＥＳ
ＦＥＴ ）のチップパターンを例にとり説明を行う。
この従来例では、半絶縁性ＧａＡｓ基板１１ゴ気相エピ
タキシヤル成長法等で形成されたチャネル層な形成する
メサｆｉＧａＡａ半導体層１２０表面にソース電極１３
およびドレイン電極１４の各オーミック電極とショット
キバリ７ゲート電也１５とが形成され、各電極１３〜１
５の所望の部分にボンディング導体として厚メッキ層１
６が選択的に形成されている。このよ５なＦＥＴチップ
に対しＦＥＴパツクージとのボンディングのため中間導
体として第４図Ｃ＆）〜（ｄ）に示すように、金リボン
１７′％：農面から熱圧着することにより、ソース、ド
レインおよびゲートの各電極１３．１４゜１５上の厚メ
ッキ層１６に同時に接着する必要があるが、従来例のＦ
ＥＴチップの構造では、ドレイン電極１４およびグー）
１１１億１５上の厚メッキ層１６は電極バッド嘱全域に
亘り一体化した形状からなり、ソース電極１３上の個々
の浮メッキ層１６に比べかなり大きなものとなっていた
。
タキシヤル成長法等で形成されたチャネル層な形成する
メサｆｉＧａＡａ半導体層１２０表面にソース電極１３
およびドレイン電極１４の各オーミック電極とショット
キバリ７ゲート電也１５とが形成され、各電極１３〜１
５の所望の部分にボンディング導体として厚メッキ層１
６が選択的に形成されている。このよ５なＦＥＴチップ
に対しＦＥＴパツクージとのボンディングのため中間導
体として第４図Ｃ＆）〜（ｄ）に示すように、金リボン
１７′％：農面から熱圧着することにより、ソース、ド
レインおよびゲートの各電極１３．１４゜１５上の厚メ
ッキ層１６に同時に接着する必要があるが、従来例のＦ
ＥＴチップの構造では、ドレイン電極１４およびグー）
１１１億１５上の厚メッキ層１６は電極バッド嘱全域に
亘り一体化した形状からなり、ソース電極１３上の個々
の浮メッキ層１６に比べかなり大きなものとなっていた
。
このため同じ熱圧着条件の下で、ドレイン電極１４およ
びゲート電極＆＝４＝ＰＩ Ｓ上の淳メッキ層１６に対
する金リボン１Ｔの接着強度は、ソース電極１３上に比
べ小さくなっており素子信頼性の低下の要因となってい
た。また接着強度向上のため熱圧着荷重および時間を増
大するとＦＥＴチップにクラックや割れを生じたり、ソ
ース電極１３ト亀＆１５が短絡する等の歩留り低下の問
題を生じていた。
びゲート電極＆＝４＝ＰＩ Ｓ上の淳メッキ層１６に対
する金リボン１Ｔの接着強度は、ソース電極１３上に比
べ小さくなっており素子信頼性の低下の要因となってい
た。また接着強度向上のため熱圧着荷重および時間を増
大するとＦＥＴチップにクラックや割れを生じたり、ソ
ース電極１３ト亀＆１５が短絡する等の歩留り低下の問
題を生じていた。
この発明は、上記のような問題点を解消するためになさ
れたもので、金リボンに対する厚メッキ層の接着強度が
ドレイン１１Ｌ他およびゲート亀惚上においてもソース
電極上と同様となるように改善しｆ、−Ｆ ＥＴチップ
パターンを得ることを目的とする。
れたもので、金リボンに対する厚メッキ層の接着強度が
ドレイン１１Ｌ他およびゲート亀惚上においてもソース
電極上と同様となるように改善しｆ、−Ｆ ＥＴチップ
パターンを得ることを目的とする。
この発明に係る倒置形でボンディングされるＦＥＴチッ
プパターンは、ドレイン［極およびゲート電極のパッド
部上の所望の位置にバンプ状厚メッキ層を同一形状で分
割して形成したものである。
プパターンは、ドレイン［極およびゲート電極のパッド
部上の所望の位置にバンプ状厚メッキ層を同一形状で分
割して形成したものである。
この発明においては、倒置形でボンディングされるＦＥ
Ｔチップにおいて、ドレイン電極およびグー）ＭＥ電極
上金リボンに対するボンディング導体としての厚メッキ
層が分割、縮小化されることからボンディング強度の改
善を図ることができる。
Ｔチップにおいて、ドレイン電極およびグー）ＭＥ電極
上金リボンに対するボンディング導体としての厚メッキ
層が分割、縮小化されることからボンディング強度の改
善を図ることができる。
、第１図（ａ）〜（ｄ）はこの発明の一実施例の構成を
示すＦＥＴチップパターンの概略図であり、第１図（ａ
）はその上面図、第１図（ｂ）〜（ｄ）は各破断線Ａ−
Ａ線、Ｂ−Ｂ？＠およびＣ−Ｃ葱による断面側面図であ
る。半絶縁性ＧａＡａ基板１上に気相エピタキシャル成
長法等で形成されたチャネル層↓ を形成するメサｆｆ１ＧａＡｓ半導体２０表面に金、グ
ルマニクムなどによるソース電極３およびドレイン電極
４の各オーミック電極とフルミニクム等によるショット
キバリ７グート篭極５とが選択的に形成された後、ソー
ス電極３上並びにドレイン電極４．ゲート電極５のパッ
ド部上の所望の位置に、電解メッキ法等により分割され
た同一形状の厚メッキ層６が形成されている。この実施
例では、ドレイン電極４およびゲート電極５上の分割さ
れた厚メツキ層６０幅はソース電極３上の厚メッキ層６
と同一で、長さはパット°端から第２図に示すようなソ
ース電極３上の厚メッキ層６にボンディングされる金リ
ボンＴと接触しない位置まで任意に設定できる。このよ
うな構成にするこ、とによって、第２図（ａ） 〜（ｄ
） Ｋ示すように、ＦＥＴチップを倒置形で金リボンＴ
にボンディングする場合、ドレイン電極４およびゲート
電極５上の厚メッキ層６は分割、縮小化されていること
からソース電極３上と同様に、金リボンＴの中へ適度に
埋没するため接着強度の改善が図られる。
示すＦＥＴチップパターンの概略図であり、第１図（ａ
）はその上面図、第１図（ｂ）〜（ｄ）は各破断線Ａ−
Ａ線、Ｂ−Ｂ？＠およびＣ−Ｃ葱による断面側面図であ
る。半絶縁性ＧａＡａ基板１上に気相エピタキシャル成
長法等で形成されたチャネル層↓ を形成するメサｆｆ１ＧａＡｓ半導体２０表面に金、グ
ルマニクムなどによるソース電極３およびドレイン電極
４の各オーミック電極とフルミニクム等によるショット
キバリ７グート篭極５とが選択的に形成された後、ソー
ス電極３上並びにドレイン電極４．ゲート電極５のパッ
ド部上の所望の位置に、電解メッキ法等により分割され
た同一形状の厚メッキ層６が形成されている。この実施
例では、ドレイン電極４およびゲート電極５上の分割さ
れた厚メツキ層６０幅はソース電極３上の厚メッキ層６
と同一で、長さはパット°端から第２図に示すようなソ
ース電極３上の厚メッキ層６にボンディングされる金リ
ボンＴと接触しない位置まで任意に設定できる。このよ
うな構成にするこ、とによって、第２図（ａ） 〜（ｄ
） Ｋ示すように、ＦＥＴチップを倒置形で金リボンＴ
にボンディングする場合、ドレイン電極４およびゲート
電極５上の厚メッキ層６は分割、縮小化されていること
からソース電極３上と同様に、金リボンＴの中へ適度に
埋没するため接着強度の改善が図られる。
なお、上記実施例では、ショットキしくり７ゲート構造
のＧａＡｓＦＥＴチップパターンについて述べたが、こ
の発明はこれに限らず接合形などのその他の構造、また
ＧａＡｓ以外の半導体を用いたＦＥＴチップパターンに
も適用できる。
のＧａＡｓＦＥＴチップパターンについて述べたが、こ
の発明はこれに限らず接合形などのその他の構造、また
ＧａＡｓ以外の半導体を用いたＦＥＴチップパターンに
も適用できる。
この発明は以上説明したとおり、倒置形でボンディング
されるＦＥＴチップにおいて、ドレイン電極およびゲー
ト電極のパッド部に形成されるバンプ上の厚メッキＷｌ
が、ソース電極上の厚メッキ層にボンディングされる金
リボンと接触しない任意の位置に分割、縮小化されて形
成されているので、ＦＥＴパッケージとの中間導体とし
ての金リボンに厚メッキ層が適度に埋没し接着強度の改
善が図られる。また厚メッキ層の側面部が接着に利用で
きることから、厚メッキＪ−の分割、縮小化による接触
抵抗の増大が防止できるという利点がある。
されるＦＥＴチップにおいて、ドレイン電極およびゲー
ト電極のパッド部に形成されるバンプ上の厚メッキＷｌ
が、ソース電極上の厚メッキ層にボンディングされる金
リボンと接触しない任意の位置に分割、縮小化されて形
成されているので、ＦＥＴパッケージとの中間導体とし
ての金リボンに厚メッキ層が適度に埋没し接着強度の改
善が図られる。また厚メッキ層の側面部が接着に利用で
きることから、厚メッキＪ−の分割、縮小化による接触
抵抗の増大が防止できるという利点がある。
４、図面の（資）率なａ８Ａ
第１図（ａ） 〜（ｄ） 、第２図（ａ）〜（ｄ）はこ
の発明の一実施例を示すＧａＡｓＦＥＴチップパターン
および金リボンボンディング時の概略構成を示す図で、
各（ＩＬ）図は上面図、各（ｂ）〜（ｄ）は各破断線Ａ
−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線による断面側面図、第３図
（＆） 〜（ｄ） 、第４図（ａ） 〜（ｄ）は従来の
ＧａＡｓＦＥＴチップパターンおよび金リボンボンディ
ング時の概略構成を示す図で、各（ａ）〜（ｄ）は第１
図、第２図の各（ａ）〜（ｄ）と同様な上面図および断
面側面図である。
の発明の一実施例を示すＧａＡｓＦＥＴチップパターン
および金リボンボンディング時の概略構成を示す図で、
各（ＩＬ）図は上面図、各（ｂ）〜（ｄ）は各破断線Ａ
−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線による断面側面図、第３図
（＆） 〜（ｄ） 、第４図（ａ） 〜（ｄ）は従来の
ＧａＡｓＦＥＴチップパターンおよび金リボンボンディ
ング時の概略構成を示す図で、各（ａ）〜（ｄ）は第１
図、第２図の各（ａ）〜（ｄ）と同様な上面図および断
面側面図である。
図において、１は半絶縁性ＧｈＡｓ基板、２はメサ型Ｇ
ａＡｓ＋半導体層、３はソース電極、４はドレイン電極
、５はゲート電極、６は厚メッキ膚、７は金リボンであ
る。
ａＡｓ＋半導体層、３はソース電極、４はドレイン電極
、５はゲート電極、６は厚メッキ膚、７は金リボンであ
る。
なお、各図中の同一符号は同一または相当部分を示す。
代理人 大岩 増車 （外２名ン
第１図
６：４メツモ１
第２図
第３図
第４図
Claims (1)
- アイランド状のソース電極およびドレイン電極とゲート
電極のパッド部の所望の位置に形成されたバンプ状の厚
メッキ層を介して倒置形でボンディングされるＦＥＴチ
ップにおいて、前記ドレイン電極およびゲート電極のパ
ッド部上の所望の位置にバンプ状の厚メッキ層を同一形
状に複数に分割して形成したことを特徴とするＦＥＴチ
ップパターン。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4394785A JPS61201477A (ja) | 1985-03-04 | 1985-03-04 | Ｆｅｔチツプパタ−ン |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4394785A JPS61201477A (ja) | 1985-03-04 | 1985-03-04 | Ｆｅｔチツプパタ−ン |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201477A true JPS61201477A (ja) | 1986-09-06 |
| JPH0362019B2 JPH0362019B2 (ja) | 1991-09-24 |
Family
ID=12677899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4394785A Granted JPS61201477A (ja) | 1985-03-04 | 1985-03-04 | Ｆｅｔチツプパタ−ン |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2759493A1 (fr) * | 1997-02-12 | 1998-08-14 | Motorola Semiconducteurs | Dispositif de puissance a semiconducteur |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465268B2 (en) | 1997-05-22 | 2002-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an electro-optical device |
-
1985
- 1985-03-04 JP JP4394785A patent/JPS61201477A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2759493A1 (fr) * | 1997-02-12 | 1998-08-14 | Motorola Semiconducteurs | Dispositif de puissance a semiconducteur |
| EP0859414A1 (en) * | 1997-02-12 | 1998-08-19 | Motorola Semiconducteurs S.A. | Semiconductor power device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362019B2 (ja) | 1991-09-24 |
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