JPS5923466B2 - フリツプチツプ型トランジスタの製造方法 - Google Patents
フリツプチツプ型トランジスタの製造方法Info
- Publication number
- JPS5923466B2 JPS5923466B2 JP53126573A JP12657378A JPS5923466B2 JP S5923466 B2 JPS5923466 B2 JP S5923466B2 JP 53126573 A JP53126573 A JP 53126573A JP 12657378 A JP12657378 A JP 12657378A JP S5923466 B2 JPS5923466 B2 JP S5923466B2
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- JP
- Japan
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- flip
- chip
- gate
- thick plated
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- Expired
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
この発明はフリップチップ型トランジスタの製造方法に
関するものである。
関するものである。
従来のこの種のフリップチップ型トランジスタの構成に
つき、ヒ化ガリウム（ＧａＡｓ）を用いた横型ショット
キバリアゲート型電界効果トランジスタ（以下ＳＢ、Ｆ
ＥＴと略称する）を例にして説明する。
つき、ヒ化ガリウム（ＧａＡｓ）を用いた横型ショット
キバリアゲート型電界効果トランジスタ（以下ＳＢ、Ｆ
ＥＴと略称する）を例にして説明する。
第１図および第２図はフリップチップ型ＳＢ・ＦＥＴチ
ップの一般的な構成を示している。
ップの一般的な構成を示している。
これらの第１図および第２図において、１は半絶縁性の
ＧａＡｓ基板、２はこの基板１上に選択的にエピタキシ
ャル成長させて形成した能動層、３および４はこの能動
層２上にこれとオーム接触するように形成されたソース
電極およびドレイン電極、５はソース電極３とドレイン
電極４との間の能動層２上にこれとショットキ接触を有
するように形成されたゲート電極で、そのボンディング
ペット部は前記基板１上にある。６、Ｔおよび８は前記
ソース、ドレインおよびゲート各電極３、４および５の
ボンディングパット上に、電解金メッキ法によつて選択
的に形成された厚メッキ電極である。
ＧａＡｓ基板、２はこの基板１上に選択的にエピタキシ
ャル成長させて形成した能動層、３および４はこの能動
層２上にこれとオーム接触するように形成されたソース
電極およびドレイン電極、５はソース電極３とドレイン
電極４との間の能動層２上にこれとショットキ接触を有
するように形成されたゲート電極で、そのボンディング
ペット部は前記基板１上にある。６、Ｔおよび８は前記
ソース、ドレインおよびゲート各電極３、４および５の
ボンディングパット上に、電解金メッキ法によつて選択
的に形成された厚メッキ電極である。
し力走てこのようにして得られたフリップチップ型ＳＢ
−ＦＥＴチップは、第３図および第４図に示すように、
フリップチップ用キャリア上に搭載される。
−ＦＥＴチップは、第３図および第４図に示すように、
フリップチップ用キャリア上に搭載される。
すなわち、これらの第３図および第４図において、９は
前記第１図および第２図に示したソース厚メッキ電極６
、ドレイン厚メッキ電極Ｔおよびゲート厚メッキ電極８
をもつフリップチップ型ＳＢ−ＦＥＴチップ、１０はフ
リップチップ用キャリアの本体を示しており、ヒートシ
ンクを兼ねたソース電極端子の機能を有して、前記ソー
ス厚メッキ電極６が接着され、また各々にはんだ付けさ
れたＭＩＣ基板１１，１３のドレイン、ゲート各電極端
子となるストリツプライン１２，１４上には、前記ドレ
イン、ゲート各厚メツキ電極７，８が各々に接着される
。
前記第１図および第２図に示したソース厚メッキ電極６
、ドレイン厚メッキ電極Ｔおよびゲート厚メッキ電極８
をもつフリップチップ型ＳＢ−ＦＥＴチップ、１０はフ
リップチップ用キャリアの本体を示しており、ヒートシ
ンクを兼ねたソース電極端子の機能を有して、前記ソー
ス厚メッキ電極６が接着され、また各々にはんだ付けさ
れたＭＩＣ基板１１，１３のドレイン、ゲート各電極端
子となるストリツプライン１２，１４上には、前記ドレ
イン、ゲート各厚メツキ電極７，８が各々に接着される
。
こ＼でこのように構成されるフリツプチツプ型ＳＢ−Ｆ
ＥＴは、動作機構などについて周知であるからあらため
て述べないが、通常のアツプサイドアツプ型ＳＢ−ＦＥ
Ｔでのように、リード線を全く用いていないために、イ
ンダクタンス成分が非常に小さくなり、特に増幅器とし
て利用する場合には、ソースのインダクタンスの減少が
増幅利得の向上に直結することから高利得化に有効であ
る。
ＥＴは、動作機構などについて周知であるからあらため
て述べないが、通常のアツプサイドアツプ型ＳＢ−ＦＥ
Ｔでのように、リード線を全く用いていないために、イ
ンダクタンス成分が非常に小さくなり、特に増幅器とし
て利用する場合には、ソースのインダクタンスの減少が
増幅利得の向上に直結することから高利得化に有効であ
る。
しかし乍ら一方では、チツプ９をキヤリア１０に均一に
接着するためには、このキヤリア１０のドレインおよび
ゲート各側のＭＩＣ基板１１，１３の厚さ、ならびにソ
ース側突部の高さを可及的に等しくする必要があり、そ
の最大公差は±０．００５闘程度であつて、これは一般
的な機械加工精度に比較して桁はずれに厳しい値である
ことから、製作が極めて困難で量産性に乏しいという不
都合を有するものであつた。この発明は従来のこの種の
フリツプチツプ型トランジスタにみられる不都合を改善
するため、フリツプチツプ型トランジスタを接着すべき
面の中間に形成されたソース電極とその両側にそれぞれ
形成されたゲート電極およびドレイン電極上のすべてに
厚メツキ電極を設け、前記各厚メツキ電極をフリツプチ
ツプ用キヤリアあるいはパツケージ本対の対応する電極
端子上に接続させるに際し、前記フリツプチツプ型トラ
ンジスタの中間の厚メツキ電極に対応する前記電極端子
の高さをその両側の電極端子よりも低く形成しておき、
前記中間の厚メツキ電極と該厚メツキ電極に対応する前
記電極端子との間に緩衝電極を介在させて加熱圧着する
ようにしたものである。
接着するためには、このキヤリア１０のドレインおよび
ゲート各側のＭＩＣ基板１１，１３の厚さ、ならびにソ
ース側突部の高さを可及的に等しくする必要があり、そ
の最大公差は±０．００５闘程度であつて、これは一般
的な機械加工精度に比較して桁はずれに厳しい値である
ことから、製作が極めて困難で量産性に乏しいという不
都合を有するものであつた。この発明は従来のこの種の
フリツプチツプ型トランジスタにみられる不都合を改善
するため、フリツプチツプ型トランジスタを接着すべき
面の中間に形成されたソース電極とその両側にそれぞれ
形成されたゲート電極およびドレイン電極上のすべてに
厚メツキ電極を設け、前記各厚メツキ電極をフリツプチ
ツプ用キヤリアあるいはパツケージ本対の対応する電極
端子上に接続させるに際し、前記フリツプチツプ型トラ
ンジスタの中間の厚メツキ電極に対応する前記電極端子
の高さをその両側の電極端子よりも低く形成しておき、
前記中間の厚メツキ電極と該厚メツキ電極に対応する前
記電極端子との間に緩衝電極を介在させて加熱圧着する
ようにしたものである。
以下この発明方法につき、前記と同様にフリツプチツプ
型ＳＢ−ＦＥＴを例にして、その一実施例の詳細を説明
する。
型ＳＢ−ＦＥＴを例にして、その一実施例の詳細を説明
する。
第５図ａないしｄはこの実施例によるフリツプチツプ型
ＳＢ−ＦＥＴの製造工程を順次に表わしており、図中、
前記第１図ないし第４図と同一符号は同一または相当部
分を示している。
ＳＢ−ＦＥＴの製造工程を順次に表わしており、図中、
前記第１図ないし第４図と同一符号は同一または相当部
分を示している。
この第５図ａないしｄにおいてこの実施例は、図ａに示
されているように、各々にストリツプライン１２，１４
をもつＭＩＣ基板１１，１３の厚さよりも、本体１０の
ソース厚メツキ電極６を接着する突部１５の高さを低く
形成しておき、この突部１５上に図ｂにみられるように
、緩衝電極１６を載置して仮接着する。
されているように、各々にストリツプライン１２，１４
をもつＭＩＣ基板１１，１３の厚さよりも、本体１０の
ソース厚メツキ電極６を接着する突部１５の高さを低く
形成しておき、この突部１５上に図ｂにみられるように
、緩衝電極１６を載置して仮接着する。
ついで図ｃに示したように、前記フリツプチツプ型ＳＢ
−ＥＦＴチツプ９の位置合わせを行なつて、そのソース
厚メツキ電極６を前記緩衝電極１６上に仮接着し、さら
にその後、チツプ９を本体１０に加熱圧着させることに
より、図ｄに示すように、前記緩衝電極１６が押し潰さ
れて、自動的にＭＩＣ基板１１，１３の高さに対応され
、同時に各厚メツキ電極６および７，８は、対応する各
電極端子であるところの、突部１５およびストリツプラ
イン１２，１４に強固に接着されるのである。すなわち
、この実施例では、キヤリア本体１０の突部１５の上面
と、各々のＭＩＣ基板１１，１３の上面とに段差を有し
ていても、突部１５上に介在される緩衝電極１６の働き
によつて、フリツプチツプ型ＳＢ−ＦＥＴチツプ９の各
厚メツキ電極６および７，８を、これに対応する本体１
０の各電極端子であるところの、突部１５およびストリ
ツプライン１２，１４に均一に接着することができ、こ
れによつてキヤリア本体１０、ひいてはチツプ９の加工
精度を厳しく維持しなくてすみ、この種の高利得性をも
つフリツプチツプ型ＳＢ・ＦＥＴを、簡単に再現性よく
安定的に製作し得るのである。
−ＥＦＴチツプ９の位置合わせを行なつて、そのソース
厚メツキ電極６を前記緩衝電極１６上に仮接着し、さら
にその後、チツプ９を本体１０に加熱圧着させることに
より、図ｄに示すように、前記緩衝電極１６が押し潰さ
れて、自動的にＭＩＣ基板１１，１３の高さに対応され
、同時に各厚メツキ電極６および７，８は、対応する各
電極端子であるところの、突部１５およびストリツプラ
イン１２，１４に強固に接着されるのである。すなわち
、この実施例では、キヤリア本体１０の突部１５の上面
と、各々のＭＩＣ基板１１，１３の上面とに段差を有し
ていても、突部１５上に介在される緩衝電極１６の働き
によつて、フリツプチツプ型ＳＢ−ＦＥＴチツプ９の各
厚メツキ電極６および７，８を、これに対応する本体１
０の各電極端子であるところの、突部１５およびストリ
ツプライン１２，１４に均一に接着することができ、こ
れによつてキヤリア本体１０、ひいてはチツプ９の加工
精度を厳しく維持しなくてすみ、この種の高利得性をも
つフリツプチツプ型ＳＢ・ＦＥＴを、簡単に再現性よく
安定的に製作し得るのである。
なお前記実施例は、ソース電極にのみ緩衝電極を配した
場合であるが、ドレインおよびゲート各電極にも適用し
てよく、また緩衝電極の数も１個以上複数個として差支
えなく、かつその形状も棒状、線状、リボン状、球状な
ど任意でよく、材質についてもＡｕ，Ｉｎの合金など用
途に応じて適宜に選択できる。
場合であるが、ドレインおよびゲート各電極にも適用し
てよく、また緩衝電極の数も１個以上複数個として差支
えなく、かつその形状も棒状、線状、リボン状、球状な
ど任意でよく、材質についてもＡｕ，Ｉｎの合金など用
途に応じて適宜に選択できる。
そしてまた前記実施例では、ＧａＡｓを用いた横型シヨ
ツトキバリアゲート型電界効果トランジスタに適用した
場合について述べたが、その他すべてのフリツプチツプ
型トランジスタに適用できることは勿論である。
ツトキバリアゲート型電界効果トランジスタに適用した
場合について述べたが、その他すべてのフリツプチツプ
型トランジスタに適用できることは勿論である。
以上詳述したようにこの発明方法によるときは、フリツ
プチツプ型トランジスタの各ソース電極、ゲート電極お
よびドレイン電極に形成された厚メツキ電極をフリツプ
チツプ用キヤリアあるいはパツケージの対応する電極端
子上に接続させるに際し、前記フリツプチツプ型トラン
ジスタの中間の厚メツキ電極に対応する前記電極端子の
高さを次の両側の電極端子よりも低く形成しておき、前
記中間の厚メツキ電極と該厚メツキ電極に対応する前記
電極端子との間に緩衝電極を介在させて加熱圧着させる
ものであるから、加工、製作が容易であつてこの種のフ
リツプチツプ型トランジスタを再現性よく提供でき、か
つ歩留りの向上、価格の低下を期待し得るなどの特長を
有する。
プチツプ型トランジスタの各ソース電極、ゲート電極お
よびドレイン電極に形成された厚メツキ電極をフリツプ
チツプ用キヤリアあるいはパツケージの対応する電極端
子上に接続させるに際し、前記フリツプチツプ型トラン
ジスタの中間の厚メツキ電極に対応する前記電極端子の
高さを次の両側の電極端子よりも低く形成しておき、前
記中間の厚メツキ電極と該厚メツキ電極に対応する前記
電極端子との間に緩衝電極を介在させて加熱圧着させる
ものであるから、加工、製作が容易であつてこの種のフ
リツプチツプ型トランジスタを再現性よく提供でき、か
つ歩留りの向上、価格の低下を期待し得るなどの特長を
有する。
第１図は一般的なフリツプチツプ型ＳＢ−ＦＥＴチツプ
の構成を示す平面図、第２図は同上−線部の断面図、第
３図は従来のフリツプチツプ型ＳＢ−ＦＥＴの構成を示
す平面図、第４図は同上−線部の断面図、第５図ａない
しｄはこの発明方法をフリツプチツプ型ＳＢ−ＦＥＴに
適用した場合の一実施例による製造工程を順次に示す各
各断面図である。 １・・・・・・ＧａＡｓ基板、２・・・・・・能動層、
３・・・・・・ソース電極、４．．．・．．ドレイン電
極、５・・・・・・ゲート電極、６・・・・・・ソース
厚メツキ電極、７・・・・・・ドレイン厚メツキ電極、
８・・・・・・ゲート厚メツキ電極、９・・・・・・フ
リツプチツプ型ＳＢ−ＦＥＴチツプ、１０・・・・・・
キヤリア本体、１１・・・・・・ドレイン側ＭｌＣ基板
、１２・・・・・・ドレイン側ＭｌＣ基板のストリツプ
ライン、１３．．．．．．ゲート側ＭＩＣ基板、１４・
・・・・・ゲート側ＭＩＣ基板のストリツプライン、１
５・・・・・・本体の突部、１６・・・・・・緩衝電極
。
の構成を示す平面図、第２図は同上−線部の断面図、第
３図は従来のフリツプチツプ型ＳＢ−ＦＥＴの構成を示
す平面図、第４図は同上−線部の断面図、第５図ａない
しｄはこの発明方法をフリツプチツプ型ＳＢ−ＦＥＴに
適用した場合の一実施例による製造工程を順次に示す各
各断面図である。 １・・・・・・ＧａＡｓ基板、２・・・・・・能動層、
３・・・・・・ソース電極、４．．．・．．ドレイン電
極、５・・・・・・ゲート電極、６・・・・・・ソース
厚メツキ電極、７・・・・・・ドレイン厚メツキ電極、
８・・・・・・ゲート厚メツキ電極、９・・・・・・フ
リツプチツプ型ＳＢ−ＦＥＴチツプ、１０・・・・・・
キヤリア本体、１１・・・・・・ドレイン側ＭｌＣ基板
、１２・・・・・・ドレイン側ＭｌＣ基板のストリツプ
ライン、１３．．．．．．ゲート側ＭＩＣ基板、１４・
・・・・・ゲート側ＭＩＣ基板のストリツプライン、１
５・・・・・・本体の突部、１６・・・・・・緩衝電極
。
Claims (1)
- １ フリップチップ型トランジスタを接着すべき面の中
間に形成されたソース電極とその両側にそれぞれ形成さ
れたゲート電極およびドレイン電極上のすべてに厚メッ
キ電極を設け、前記各厚メッキ電極をフリップチップ用
キャリアあるいはパッケージ本体の対応する電極端子上
に接続させるに際し、前記フリップチップ型トランジス
タの中間の厚メッキ電極に対応する前記電極端子の高さ
をその両側の電極端子よりも低く形成しておき、前記中
間の厚メッキ電極と該厚メッキ電極に対応する前記電極
端子との間に緩衝電極を介在させて加熱圧着することを
特徴とするフリップチップ型トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53126573A JPS5923466B2 (ja) | 1978-10-13 | 1978-10-13 | フリツプチツプ型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53126573A JPS5923466B2 (ja) | 1978-10-13 | 1978-10-13 | フリツプチツプ型トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5552230A JPS5552230A (en) | 1980-04-16 |
| JPS5923466B2 true JPS5923466B2 (ja) | 1984-06-02 |
Family
ID=14938500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53126573A Expired JPS5923466B2 (ja) | 1978-10-13 | 1978-10-13 | フリツプチツプ型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923466B2 (ja) |
-
1978
- 1978-10-13 JP JP53126573A patent/JPS5923466B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5552230A (en) | 1980-04-16 |
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