CN103370777B - 半导体装置 - Google Patents

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Abstract

由在基板上依次层积的GaN层（1）、AlGaN层（2）和在基板上形成的栅极电极、源极电极、漏极电极以及AlGaN层（2）的有源区域形成异质结场效应晶体管。具有在该异质结场效应晶体管的有源区域以外的AlGaN层（2）上隔着绝缘膜（30形成的可焊接区域（31a）的漏极电极焊盘（31）与漏极电极连接。在AlGaN层（2）上并且在源极电极与漏极电极焊盘（31）的可焊接区域（31a）之间形成与栅极电极连接的栅极电极延伸部（14）。从而提供一种在不增大元件尺寸的情况下能够提高在无层间绝缘膜的绝缘膜上形成的漏极电极焊盘的可焊接区域与源极电极之间的耐压的半导体装置。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，特别涉及一种作为高耐压的功率器件使用的半导体装置。
背景技术
近年来，人们不断寻求削减二氧化碳等环境对策，其中要求在电源等中所使用的逆变器和变换器实现高效化。在高效化方面，正在进行作为关键的功率器件发挥功能的晶体管的改善，并且正在研发新型器件。对于这些功率器件而言，即使是民用机器用的电源也预计要求有300～400V的耐压，如果是车载用，则预计要求有1200V左右的耐压。在这样的功率器件中有以GaN为代表的横型元件及以IGBT（绝缘栅双极型晶体管）和SiC为代表的纵型元件。所谓横型元件，是指具有在半导体基板上将源极电极、漏极电极和栅极电极设置在同一面侧的结构的元件。
例如，目前，作为使用GaN的横型半导体装置，有电子在形成于氮化铝镓层（AlGaN）与氮化镓层（GaN）的异质结的2DEG（二维电子气体）中移动的HFET（Hetero-junctionFieldEffectTransistor，异质结场效应晶体管，例如参照日本特开2008－177527号公报（专利文献1））。
在使用横型半导体元件的功率器件中，相对于源极电极在漏极电极上施加有数百伏的电压差。因此，在漏极电极焊盘上也施加有数百伏的电压，所以确保漏极电极焊盘周围的绝缘性变得重要。
在专利文献1中提出了一种片上焊盘（パッドオンチップ）的结构，在片上焊盘结构中，需要考虑焊盘与有源区域之间的耐压，此外还需要做各种研究，例如在焊盘上进行引线接合时需要将对有源层产生的影响限制在最小等。另一方面，在将焊盘设置于有源区域外时，通过使用现有技术而具有能够利用可靠性高的引线接合的技术的优点。
现有的GAN系横型半导体装置中的焊盘与源极电极的结构如图13所示。在图13中，601为未掺杂GaN层，602为未掺杂AlGaN层，640为层间绝缘膜。在将栅极电极613设置于源极电极611与漏极电极612之间的有源区域的外侧，在除去异质界面的2DEG的半导体层表面上设置表面保护膜630，并且在表面保护膜630上形成有接合电极。在此，之所以除去漏极电极焊盘631的可焊接区域631a下的2DEG，是因为在通过栅极电极613关断时，也仅隔着表面保护膜630与源极电极611或漏极电极612绝缘，因此漏电的可能性较大。另外，已知由于在接合电极中尤其是在漏极电极焊盘631上施加数百伏的电压，因此导致漏极电极焊盘631与源极电极611之间或者漏极电极焊盘631与2DEG的部分之间的耐压成为问题。
也就是说，在上述半导体装置中，即使将漏极电极焊盘631与源极电极611之间或者漏极电极焊盘631与2DEG的端部之间的距离设为在计算上能够耐压的距离，也存在漏极电极焊盘631与源极电极611之间的耐压或者漏极电极焊盘631与有源区域之间的耐压降低的问题。本发明人针对这一问题进行了钻研，其结果推断为由于在漏极电极焊盘与源极电极之间或者漏极电极焊盘与2DEG的露出部之间经由半导体表面导通有较大的漏电流，因此耐压下降到计算值以下。
为了解决该问题，虽然可以通过充分扩大半导体装置的漏极电极焊盘与有源区域的2DEG之间的距离来提高耐压，但是存在不对半导体元件特性作出贡献的区域不得不变大而导致元件尺寸变大的问题。如果从半导体元件的成本方面考虑，则有必要尽可能地减小未对元件特性作出贡献的无效区域。
现有技术文献
专利文献
专利文献1：（日本）特开2008－177527号公报（图8）
发明内容
发明要解决的技术问题
于是，本发明的课题在于提供一种在元件尺寸不增大的情况下能够提高在无层间绝缘膜的绝缘膜上形成的漏极电极焊盘的可焊接区域与源极电极之间的耐压的半导体装置。
用于解决技术问题的技术方案
为了解决上述问题，本发明的半导体装置的特征在于，包括：
基板；
半导体层，形成在上述基板上并包括有源区域；
开关元件，具有在上述半导体层的上述有源区域上形成的栅极电极、源极电极和漏极电极；
漏极电极焊盘，与上述漏极电极连接，具有在上述半导体层的上述有源区域以外的区域上隔着绝缘膜形成的可焊接区域；
栅极电极延伸部，形成在上述半导体层上并且至少形成在上述源极电极与上述漏极电极焊盘的可焊接区域之间，与上述栅极电极连接。
在此，有源区域是指由于在配置于半导体层上的源极电极与漏极电极之间的栅极电极上施加电压而使载流子在源极电极与漏极电极之间流动的半导体层区域。
利用上述结构，在半导体层上并且在开关元件的源极电极与漏极电极焊盘的可焊接区域之间形成与开关元件的栅极电极连接的栅极电极延伸部，从而通过控制施加在栅极电极的电压即控制栅极电极延伸部的电压，在开关元件的源极电极与漏极电极焊盘的可焊接区域之间的栅极电极延伸部的下侧的半导体层中形成耗尽层，从而能够有效地抑制漏电流而提高耐电电压。因此，能够在不增大元件尺寸的情况下，提高在无层间绝缘膜的绝缘膜上形成的漏极电极焊盘的可焊接区域与源极电极之间的耐压。即，能够实现开关元件的源极-漏极间的高耐压化。
需要说明的是，本发明的半导体装置的开关元件是MOSFET（MetalOxideSemiconductorFieldEffectTransistor，金属-氧化层-半导体场效晶体管）、HFET（Hetero-junctionFieldEffectTransistor，异质结场效应晶体管）或JFET（JunctionFieldEffectTransistor，结型场效应晶体管）等。
另外，在一实施方式的半导体装置中，
上述半导体层包括在上述基板上依次层积的第一半导体层及与该第一半导体层形成异质界面的第二半导体层；
上述开关元件是利用在上述第一半导体层与上述第二半导体层的异质界面形成的二维电子气体的异质结场效应晶体管。
利用上述实施方式，通过控制施加在栅极电极的电压即控制栅极电极延伸部的电压而在开关元件的源极电极与漏极电极焊盘的可焊接区域之间的栅极电极延伸部下侧的半导体层中形成耗尽层，由此使在第一半导体层与第二半导体层的异质界面的二维电子气体消失，从而能够有效地抑制漏电流而提高耐压。
另外，在一实施方式的半导体装置中，
形成上述二维电子气体的上述第一半导体层与上述第二半导体层的异质界面形成在至少除上述漏极电极焊盘的可焊接区域下侧区域以外的上述基板上的区域。
利用上述实施方式，第一半导体层与第二半导体层的异质界面至少在漏极电极焊盘的可焊接区域的下侧区域没有形成，从而二维电子气体不会存在于漏极电极焊盘的可焊接区域的下侧，能够更加有效地抑制在开关元件的源极电极与漏极电极焊盘的可焊接区域之间的漏电流。
另外，在一实施方式的半导体装置中，
贯穿上述第二半导体层的上侧一部分或者贯穿上述第二半导体层在上述第一半导体层的上侧的一部分形成有凹部，
在上述凹部埋入有上述栅极电极的至少一部分。
利用上述实施方式，通过使栅极电极的至少一部分埋入形成于第二半导体层的上侧一部分的凹部，利用第二半导体层与栅极电极的肖特基接合，使得在栅极电极下不存在二维电子气体，从而阈值电压升高，使得开关元件的常闭动作成为可能。
或者，使栅极电极的至少一部分埋入贯穿第二半导体层并在第一半导体层的上侧一部分形成的凹部，使得第一半导体层与第二半导体层之间的异质界面被栅极电极切断，从而阈值电压升高，使得开关元件的常闭动作成为可能。
另外，在一实施方式的半导体装置中，
包括连接电极，该连接电极形成在上述漏极电极焊盘的可焊接区域的下侧并且至少形成在与上述栅极电极延伸部相对的区域，该连接电极贯穿上述绝缘膜连接上述漏极电极焊盘的可焊接区域与上述半导体层。
利用上述实施方式，利用在漏极电极焊盘的可焊接区域的下侧并且至少在栅极电极延伸部相对的区域形成的连接电极，贯穿绝缘膜而连接漏极电极焊盘的可焊接区域与半导体层，从而在漏极电极焊盘的可焊接区域的下侧的绝缘膜上不再施加电场而能够防止绝缘膜的绝缘破坏。
另外，在一实施方式的半导体装置中，
包括在上述栅极电极延伸部与和该栅极电极延伸部邻接的上述源极电极之间的上述半导体层区域形成的元件分离区域。
利用上述实施方式，因为有可能由开关元件的源极电极、栅极电极延伸部及连接电极形成虚拟晶体管并工作，所以通过在栅极电极延伸部与和该栅极电极延伸部邻接的源极电极之间的半导体层区域形成元件分离区域，利用元件分离区域将形成虚拟晶体管的源极电极和栅极电极延伸部分离。由此，能够可靠地防止由开关元件的源极电极、栅极电极延伸部及连接电极形成虚拟晶体管的误工作。
另外，在一实施方式的半导体装置中，
上述栅极电极延伸部以包围上述漏极电极焊盘的可焊接区域的方式形成在上述半导体层上。
利用上述实施方式，即使第一半导体层与第二半导体层的异质界面形成在漏极电极焊盘的可焊接区域下侧的区域，通过以包围漏极电极焊盘的可焊接区域的方式在半导体层上形成栅极电极延伸部，能够有效地抑制开关元件的源极电极与漏极电极焊盘的可焊接区域之间的漏电流。
另外，在一实施方式的半导体装置中，
上述源极电极具有彼此隔开间隔且大致平行地排列配置的多个梳子状源极电极部，并且
上述漏极电极具有与上述源极电极的多个梳子状源极电极部彼此隔开间隔且交替地排列配置的多个梳子状漏极电极部。
利用上述实施方式，在源极电极的多个梳子状源极电极部与漏极电极的多个梳子状漏极电极部彼此隔开间隔地交替排列配置的开关元件的有源区域的附近，即使在无层间绝缘膜的绝缘膜上形成漏极电极焊盘的可焊接区域，能够提高漏极电极焊盘的可焊接区域与开关元件的源极电极之间的耐压，从而能够缩小元件尺寸。
另外，在一实施方式的半导体装置中，
上述开关元件为多个，
多个上述开关元件的上述漏极电极经由同一个上述漏极电极焊盘连接。
利用上述实施方式，通过使多个开关元件共用一个漏极电极焊盘，能够缩小元件尺寸。
发明效果
如上所述，利用本发明的半导体装置，能够在不增大元件尺寸的情况下，实现提高在无层间绝缘膜的绝缘膜上形成的漏极电极焊盘的可焊接区域与源极电极之间的耐压的半导体装置。
附图说明
图1A是本发明第一实施方式的半导体装置的俯视示意图。
图1B是从图1A的IB－IB线看到的主要部分的剖面示意图。
图1C是表示上述半导体装置的各部分的尺寸的俯视示意图。
图1D是表示上述半导体装置的主要部分的尺寸的剖面示意图。
图1E是从图1A的IE－IE线看到的主要部分的剖面示意图。
图2A是本发明第二实施方式的半导体装置的俯视示意图。
图2B是从图2A的IIB－IIB线看到的主要部分的剖面示意图。
图3A是本发明第三实施方式的半导体装置的俯视示意图。
图3B是从图3A的IIIB－IIIB线看到的主要部分的剖面示意图。
图4A是本发明第四实施方式的半导体装置的俯视示意图。
图4B是从图4A的IVB－IVB线看到的主要部分的剖面示意图。
图5A是本发明第五实施方式的半导体装置的俯视示意图。
图5B是从图5A的VB－VB线看到的主要部分的剖面示意图。
图6A是本发明第六实施方式的半导体装置的俯视示意图。
图6B是从图6A的VIB－VIB线看到的主要部分的剖面示意图。
图7A是本发明第七实施方式的半导体装置的俯视示意图。
图7B是从图7A的VIIB－VIIB线看到的主要部分的剖面示意图。
图8是形成有划线的半导体装置的俯视示意图。
图9是沟槽型半导体装置的主要部分的剖面图。
图10是沟槽型的其他半导体装置的主要部分的剖面图。
图11是横型结型FET的剖面图。
图12是横型功率MOSFET的剖面图。
图13是现有的横型功率器件的剖面图。
图14A是本发明第八实施方式的半导体装置的俯视示意图。
图14B是上述栅极电极连接于元件间时的俯视示意图。
图14C是从图14A的XIVC－XIVC线看到的主要部分的剖面示意图。
图15A是本发明第九实施方式的半导体装置的俯视示意图。
图15B是上述栅极电极连接于元件间时的俯视示意图。
图15C是从图15A的XVC－XVC线看到的主要部分的剖面示意图。
图16A是本发明第十实施方式的半导体装置的俯视示意图。
图16B是上述栅极电极连接于元件间时的俯视示意图。
图16C是从图16A的XVIC－XVIC线看到的主要部分的剖面示意图。
图17A是本发明第十一实施方式的半导体装置的俯视示意图。
图17B是上述栅极电极连接于元件间时的俯视示意图。
图17C是从图17A的XVIIC－XVIIC线看到的主要部分的剖面示意图。
具体实施方式
以下参照图示的实施方式详细说明本发明的半导体装置。
〔第一实施方式〕
图1A表示本发明第一实施方式的半导体装置的俯视示意图，是作为半导体装置一例的GaN系HFET。
该半导体装置在Si基板（未图示）上依次形成有作为第一半导体层的一例的未掺杂GaN层1（如图1B所示）和作为第二半导体层的一例的未掺杂AlGaN层2（如图1B所示）。在该未掺杂GaN层1（厚度为3μm）与未掺杂AlGaN层2（厚度为30nm）的界面产生2DEG（二维电子气体）。在此，基板并不限于Si基板，可以使用蓝宝石基板或SiC基板，也可以在蓝宝石基板或SiC基板上使氮化物半导体层成长，也可以在由氮化物半导体形成的基板上使氮化物半导体层成长，例如在GaN基板上使AlGaN层成长等。
如图1A所示，在AlGaN层2（如图1B所示）上形成有源极电极11，该源极电极11具有彼此隔开间隔并大致平行地排列配置的四个梳子状源极电极部11a～11d及将该四个梳子状的源极电极部11a～11d的一端连结的连结基部11e。另外，在AlGaN层2上形成有漏极电极12，该漏极电极12由在梳子状源极电极部11a～11d之间排列配置的三个梳子状漏极电极部12a,12b,12c构成。另外，在AlGaN层2上形成有栅极电极13，该栅极电极13由以包围各梳子状漏极电极部12a,12b,12c的方式与梳子状漏极电极部12a,12b,12c隔开距离形成的三个栅极电极部13a,13b,13c构成。由上述源极电极11、漏极电极12、栅极电极13及形成有该源极电极11,漏极电极12,栅极电极13的半导体层（GaN层1，AlGaN层2）的有源区域A1（在图1A中用单点划线表示的区域）构成开关元件S1。
在此，有源区域A1是由于对配置在AlGaN层2上的源极电极11与漏极电极12之间的栅极电极13施加的电压而在源极电极11与漏极电极12之间有载流子流动的半导体层（GaN层1，AlGaN层2）区域。
并且，在AlGaN层2上，将位于源极电极11的连结基部11e的相反侧的三个栅极电极部13a,13b,13c的一端由连接配线21,22连接。
在此，源极电极11与漏极电极12的厚度为550nm，宽度为4μm；栅极电极13的厚度为200nm，宽度为4.5μm。
在AlGaN层的除了形成有源极电极11、漏极电极12、栅极电极13及连接配线21～25的区域以外的区域上形成有用来保护AlGaN层的由SiN构成的厚度为200nm的绝缘膜30（如图1B所示）。另外，在形成有源极电极11、漏极电极12、栅极电极13的Si基板（未图示）上形成有由聚酰亚胺构成的厚度为9μm的层间绝缘膜40（如图1B所示）。
在该层间绝缘膜40的比源极电极11的连结基部11e靠近外侧的位置，在通过除去AlGaN层2及GaN层1的一部分而除去了2DEG的区域，形成有在底部露出绝缘膜30（如图1B所示）的凹部40a，并形成有覆盖该凹部40a及源极电极11的连结基部11e侧的区域的漏极电极焊盘31（厚度为3μm）。该漏极电极焊盘31与梳子状漏极电极部12a,12b,12c的一端重叠，在该重叠区域，漏极电极焊盘31与梳子状漏极电极部12a,12b,12c经由接触部（未图示）连接。另外，漏极电极焊盘31的与在凹部40a的底部露出的绝缘膜30（如图2B所示）相接的区域是可焊接区域31a，该可焊接区域31a是在形成有开关元件S1的有源区域A1外的GaN层1上经由绝缘膜30形成的区域。
另一方面，在上述层间绝缘膜40的相对于源极电极11、漏极电极12与凹部40a相反的一侧，在GAN层1上形成有在底部露出绝缘膜30（如图1B所示）的凹部40b，并形成有覆盖该凹部40b及源极电极11的连结基部11e的相反侧的区域的源极电极焊盘32（厚度为3μm）。该源极电极焊盘32与梳子状源极电极部11a～11d的另一端重叠，在该重叠区域，源极电极焊盘32与梳子状漏极电极部12a,12b,12c经由接触部（未图示）连接。另外，源极电极焊盘32的与在凹部40b的底部露出的绝缘膜30（如图1B所示）相接的区域是可焊接区域32a。
另外，在源极电极焊盘32的可焊接区域32a的侧方并且在GaN层1上隔着绝缘膜30（如图1B所示）形成有该栅极电极焊盘33。该栅极电极焊盘33经由连接配线23,24与连接有连接配线22的栅极电极部13c的一端连接。另外，在源极电极11与漏极电极焊盘31的可焊接区域31a之间，以包围可焊接区域31a的方式形成有栅极电极延伸部14。该栅极电极延伸部14经由连接配线25与连接配线23,24的连接点连接。
另外，源极电极11与漏极电极12使用Ti/Au,Hf/Al/Hf/Au等形成，栅极电极13、栅极电极延伸部14及连接配线21～25使用作为与AlGaN层2肖特基接合的材料例如WN、TiN等形成。漏极电极焊盘31、源极电极焊盘32、栅极电极焊盘33使用Ti/Au、Ti／Al等形成。
另外，绝缘膜30的材料除SiN以外可以使用SiO2、Al2O3等，层间绝缘膜40的材料除聚酰亚胺以外可以使用SOG（SpinOnGlass，旋涂玻璃）、BPSG（BoronPhosphorSilicateGlass，硼磷硅酸盐玻璃）等绝缘材料。
该第一实施方式的半导体装置在形成有GaN层1和AlGaN层2的Si基板上，形成多个由图1A所示的源极电极11、漏极电极12、栅极电极13形成的一个元件图案之后，除去与电极焊盘部相对应的区域的AlGaN层2和GaN层1的一部分并依次形成绝缘膜30及层间绝缘膜40，在除去的区域上形成漏极电极焊盘31、源极电极焊盘32、栅极电极焊盘33，之后沿着未图示的划线进行切割而分割出多个芯片。
图1B表示从图1A的IB－IB线看到的主要部分的剖面示意图，在图1B中省略了Si基板。
如图1B所示，产生在GaN层1与AlGaN层2的界面形成的2DEG（二维电子气体）而形成沟道层。通过对栅极电极13施加电压控制该沟道层，使具有源极电极11、漏极电极12及栅极电极13的异质结场效应晶体管导通关断。该异质结场效应晶体管是常开型晶体管，即在栅极电极13被施加负电压时，在栅极电极部13a,13b,13c（在图1B中只表示13c）下的GaN层1中形成耗尽层，从而处于关断状态，而在栅极电极13的电压为零时，在栅极电极部13a,13b,13c（在图1B中只表示13c）下的GaN层1中的耗尽层消失，从而处于导通状态。
在栅极电极13被施加负电压而在GaN层1中形成耗尽层的关断状态下，因在漏极电极焊盘31的可焊接区域31a与如图1A所示的被单点划线围成的晶体管的有源区域A1之间存在的栅极电极延伸部14而在源极电极11的连结基部11e与漏极电极焊盘31的可焊接区域31a之间的GaN层1的区域形成耗尽层。由此，能够有效地抑制在源极电极11的连结基部11e与漏极电极焊盘31的可焊接区域31a之间的漏电流，从而提高耐压。
图1C表示上述半导体装置的各部分的尺寸的俯视示意图，在图1C中标记与图1A所示的半导体装置相同的附图标记。
在图1C中，漏极电极焊盘31与源极电极焊盘32的在图1C的左右方向的尺寸随着源极电极11与漏极电极12的指数（フィンガー数）变化而变化。
图1D表示上述半导体装置的主要部分的尺寸的剖面示意图，在图1D中，源极电极11的连结基部11e与漏极电极焊盘31的可焊接区域31a的间隔为53μm。
另外，图1E为从图1A的IE－IE线看到的主要部分的剖面示意图。需要说明的是，在图1E中，为了容易看图，层间绝缘膜40的厚度比图1B中的厚度薄。
如图1E所示，在Si基板10上形成由未掺杂GaN层1及未掺杂AlGaN层2（如图1B所示）构成的半导体层20。
另外，漏极电极焊盘31与三个梳子状漏极电极部12a,12b,12c（在图1E中只表示12a））经由作为接触部的通孔45连接，接触部不限于通孔45，可以利用在层间绝缘膜上设置的开口等连接漏极电极与漏极电极焊盘（及源极电极与源极电极焊盘）。
另外，栅极电极13（在图1E中只表示栅极电极部13a）形成为成为场板结构的形状，并且构成为栅极电极13的漏极侧伸出到绝缘膜30上。通过构成为这样的场板结构，获得能够抑制作为GaN系的HFET问题的崩塌特性的效果。
利用具有上述结构的半导体装置，在源极电极11与漏极电极焊盘31的可焊接区域31之间，通过形成与栅极电极13连接的栅极电极延伸部14，控制施加在栅极电极13上的电压即栅极电极延伸部14的电压而在源极电极11与漏极电极焊盘31的可焊接区域31a之间的栅极电极延伸部14的下侧的GaN层1中形成耗尽层，从而能够有效地抑制漏电流而提高耐压。因此，能够在不增大元件尺寸的情况下，提高在无层间绝缘膜40的绝缘膜30上形成的漏极电极焊盘31的可焊接区域31a与源极电极11之间的耐压。
另外，通过以包围漏极电极焊盘31的可焊接区域31a的方式在AlGaN层2上形成栅极电极延伸部14，能够可靠地抑制源极电极11与漏极电极焊盘31的可焊接区域31a之间的漏电流。
另外，在源极电极11的多个梳子状源极电极部11a～11d与漏极电极12的多个梳子状漏极电极部12a,12b,12c彼此隔开间隔并交替排列配置的有源区域的附近，即使在无层间绝缘膜40的绝缘膜30上形成漏极电极焊盘31的可焊接区域31a，也能够提高漏极电极焊盘31的可焊接区域31a与源极电极11之间的耐压并能够减小元件尺寸。
〔第二实施方式〕
图2A表示本发明第二实施方式的半导体装置的俯视示意图。该第二实施方式的半导体装置除了不除去半导体层的一部分这一点外，具有与第一实施方式的半导体装置相同的结构，对于相同的结构部分标记相同的附图标记并省略说明。
如图2A和图2B所示，上述第二实施方式的半导体装置在不除去晶体管的有源区域外的AlGaN层2的情况下，在AlGaN层2上设置漏极电极焊盘31的可焊接区域31a。而且，以包围可焊接区域31a的方式在AlGaN层2上设置有栅极电极延伸部14。
在栅极电极13被施加负电压而在GaN层1中形成耗尽层的关断状态下，在漏极电极焊盘31的可焊接区域31a与晶体管的有源区域A1之间形成的栅极电极延伸部14也被施加负电压而形成耗尽层，由此能够有效地抑制源极电极11的连结基部11e与漏极电极焊盘31的可焊接区域31a之间的漏电流。这样，通过设置栅极电极延伸部14，能够提高源极电极11与漏极电极焊盘31之间的耐压，因此即使在漏极电极焊盘下存在2DEG也没有关系。通过构成这样的结构，无需除去AlGaN层2，所以起到了能够降低制造成本的附带效果。
〔第三实施方式〕
图3A表示本发明第三实施方式的半导体装置的俯视示意图。该第三实施方式的半导体装置除了将漏极电极焊盘的可焊接区域与半导体层连接的连接电极以外，具有与第二实施方式的半导体装置相同的结构，对于相同的结构部分，标记相同的附图标记并省略说明。
如图3A所示，该第三实施方式的半导体装置在漏极电极焊盘31的与在凹部40a的底部露出的绝缘膜30（如图3B所示）相接的区域，沿着可焊接区域31a的外缘形成有连接可焊接区域31a与AlGaN层2的连接电极50。
图3B表示从图3A的IIIB－IIIB线看到的主要部分的剖面示意图，在栅极电极13被施加负电压而在GaN层1中形成耗尽层的关断状态下，因在漏极电极焊盘31的可焊接区域31a与用虚线围成的晶体管的有源区域之间存在的栅极电极延伸部14而在源极电极11的连结基部11e与漏极电极焊盘31的可焊接区域31a之间的GaN层1的区域形成耗尽层。
由此，能够有效地抑制源极电极11的连结基部11e与漏极电极焊盘31的可焊接区域31a之间的漏电流，从而提高耐压。
并且，由于利用贯穿绝缘膜30的连接电极50连接漏极电极焊盘31的可焊接区域31a与AlGaN层2，从而在漏极电极焊盘31的可焊接区域31a下侧的绝缘膜30上不会施加电场，能够防止绝缘膜30的绝缘破坏。
利用上述第三实施方式的半导体装置，具有与第二实施方式的半导体装置相同的效果。
〔第四实施方式〕
图4A表示本发明第四实施方式的半导体装置的俯视示意图，图4B表示从图4A的IVB－IVB线看到的主要部分的剖面示意图。该第四实施方式的半导体装置除了具有元件分离区域以外，具有与第三实施方式的半导体装置相同的结构，对于相同的结构部分标记相同的附图标记并省略说明。
如图4A和图4B所示，该第四实施方式的半导体装置在栅极电极延伸部14和与该栅极电极延伸部14邻接的源极电极11的连结基部11e之间的GaN层1、AlGaN层2的区域，形成贯穿AlGaN层2并埋入GaN层1的上侧一部分的元件分离区域60。该元件分离区域60由绝缘体构成，尤其可以是氧化硅膜或氮化硅膜。
利用上述第四实施方式的半导体装置，具有与第三实施方式的半导体装置相同的效果。
另外，即使由源极电极11的连结基部11e、栅极电极延伸部14及连接电极50形成虚拟晶体管（用虚线围成的部分），由于在栅极电极延伸部14和与该栅极电极延伸部14邻接的源极电极11之间的半导体层（GaN层1、AlGaN层2）区域形成元件分离区域60，使得元件分离区域60将形成虚拟晶体管的源极电极11的连结基部11e与栅极电极延伸部14分离，从而能够可靠地防止虚拟晶体管的误动作。
〔第五实施方式〕
图5A是表示本发明第五实施方式的半导体装置的俯视示意图，是作为半导体装置一例的GaN系HFET。
该半导体装置在Si基板（未图示）上依次形成作为第一半导体层一例的未掺杂GaN层101（如图5B所示）和作为第二半导体层一例的未掺杂AlGaN层102（如图5B所示）。在该未掺杂GaN层101（厚度为3μm）和未掺杂AlGaN层102（厚度为30nm）的界面产生2DEG（二维电子气体）。在此，基板不限于Si基板，可以使用蓝宝石基板或SiC基板，也可以在蓝宝石基板或SiC基板上使氮化物半导体层成长，也可以在由氮化物半导体形成的基板上使氮化物半导体层成长，例如在GaN基板上使AlGaN层成长等。
如图5A所示，在AlGaN层102上形成有源极电极111，该源极电极111具有彼此隔开间隔并大致平行地排列配置的四个梳子状源极电极部111a～111d和将该四个梳子状源极电极部111a～111d的一端连结的连结基部111e。在此，源极电极111的连结基部111e设置于如第一实施方式的图1A所示的半导体装置的源极电极11的连结基部11e的相反侧。
另外，在AlGaN层102上形成有漏极电极112，该漏极电极112由在梳子状源极电极部111a～111d之间排列配置的三个梳子状漏极电极部112a,112b,112c构成。另外，在AlGaN层102上形成有栅极电极113，该栅极电极113由以分别包围梳子状漏极电极部112a,112b,112c的方式相与梳子状漏极电极部112a,112b,112c隔开间隔形成的三个栅极电极部113a,113b,113c构成。栅极电极部113a形成为在栅极电极部113a的一侧（源极电极111的连结基部111e的相反侧）具有端部a1,a2的コ形，栅极电极部113b形成为在栅极电极部113b的一侧（源极电极111的连结基部111e的相反侧）具有端部b1,b2的コ形，栅极电极部113c形成了在栅极电极部113c的一侧（源极电极111的连结基部111e的相反侧）具有端部c1,c2的コ形。由上述源极电极111、漏极电极112、栅极电极113及形成有该源极电极111、漏极电极112、栅极电极113的半导体层（GaN层101、AlGaN层102）的有源区域构成开关元件S101。
上述栅极电极部113a,113b的敞开侧的彼此邻接的端部a2,b1利用栅极电极延伸部115连接，栅极电极部113b,113c的敞开侧的彼此邻接的端部b2,c1利用栅极电极延伸部116连接。栅极电极部113a的敞开侧的外侧端部a1与栅极电极部113c的敞开侧的外侧端部c2利用包围可焊接区域131a的一部分的コ形栅极电极延伸部114连接。
在此，源极电极111与漏极电极112的厚度为550nm、宽度为4μm，栅极电极113的厚度为200nm，宽度为4.5μm。
在AlGaN层102上的除了形成有源极电极111、漏极电极112、栅极电极113、后述的栅极电极延伸部114,115,116及连接配线121的区域以外的区域，为了保护AlGaN层102，形成有由SiN构成的厚度为200nm的绝缘膜130（如图5B所示）。另外，在形成有源极电极111、漏极电极112、栅极电极113的Si基板（未图示）上形成由聚酰亚胺构成的厚度为9μm的层间绝缘膜140（如图5B所示）。
在该层间绝缘膜140的相对于源极电极111、漏极电极112比栅极电极延伸部115,116靠近外侧的位置形成有在底部露出绝缘膜130（如图5B所示）的凹部140a，并形成覆盖该凹部140a及凹部140a附近的源极电极111的连结基部111e相反侧的区域的漏极电极焊盘131（厚度为3μm）。该漏极电极焊盘131与梳子状漏极电极部112a,112b,112c的源极电极111的连结基部111e的相反侧的一端重叠，在该重叠区域经由接触部（未图示）连接漏极电极焊盘131与梳子状漏极电极部112a,112b,112c。另外，漏极电极焊盘131的与在凹部140a的底部露出的绝缘膜130（如图5B所示）相接的区域是可焊接区域131a。
另一方面，在上述层间绝缘膜140的相对于源极电极111、漏极电极112位于凹部140a的相反侧的位置，形成在底部露出绝缘膜130（如图5B所示）的凹部140b，并形成覆盖该凹部140b及源极电极111的连结基部111e侧的区域的源极电极焊盘132（厚度为3μm）。该源极电极焊盘132与梳子状源极电极部111a～111d的连结基部111e侧的一端重叠，在该重叠区域经由接触部（未图示）连接源极电极焊盘132与梳子状源极电极部111a～111d。另外，源极电极焊盘132的与在凹部140b的底部露出的绝缘膜130（如图5B所示）相接的区域是可焊接区域132a。
另外，在AlGaN层102上并且源极电极焊盘132的可焊接区域132a的侧方，经由绝缘膜130（如图5B所示）形成有该栅极电极焊盘133。该栅极电极焊盘133经由连接配线121与栅极电极部113c的一端部c2连接。
另外，源极电极111及漏极电极112使用Ti／Au、Hf／Al／Hf／Au等形成，栅极电极113及栅极电极延伸部114,115,116使用作为与AlGaN层102肖特基接合的材料例如WN/Ｗ、TiN/Ti等形成。并且，漏极电极焊盘131、源极电极焊盘132及栅极电极焊盘133使用Ti／Au或Ti／Al等形成。
另外，绝缘膜130的材料除SiＮ以外可以使用SiO2、Al2O3等，层间绝缘膜140的材料除聚酰亚胺以外可以使用SOG、BPSG等绝缘材料。
该第五实施方式的半导体装置在形成有GaN层101及AlGaN层102的SI基板上，形成多个如图5A所示的源极电极111、漏极电极112及栅极电极113的一个元件图案之后，依次形成绝缘膜130及层间绝缘膜140，并且在形成与各元件图案相对应的漏极电极焊盘131、源极电极焊盘132及栅极电极焊盘133之后，沿着未图示的划线进行切割而分割出多个芯片。
图5B表示从图5A的VB－VB线看到的主要部分的剖面示意图，在图5B中省略了Si基板。
如图5B所示，产生在GaN层101与AlGaN层102的界面形成的2DEG（二维电子气体）而形成沟道层。通过对栅极电极113施加电压控制该沟道层，使具有源极电极111、漏极电极112、栅极电极113的异质结场效应晶体管导通关断。该异质结场效应晶体管是常开型晶体管，即在栅极电极113被施加负电压时，在栅极电极部131a,113b,113c及栅极电极延伸部114,115,116（在图5B中只表示114,116）下的GaN层1中形成耗尽层，从而处于关断状态，另一方面，在栅极电极13的电压为零时，在栅极电极部13a,13b,13c及栅极电极延伸部114,115,116下的GaN层1中的耗尽层消失，从而处于导通状态。
在栅极电极13被施加负电压而在GaN层1中形成耗尽层的关断状态下，因在漏极电极焊盘131的可焊接区域131a与晶体管的有源区域之间存在的栅极电极延伸部115,116（在图5B中只表示116）而在源极电极111的梳子状源极电极部111c与漏极电极焊盘131的可焊接区域131a之间的GaN层101区域中形成耗尽层，由此能够有效地抑制源极电极111的梳子状源极电极部111c与漏极电极焊盘131的可焊接区域131a之间的漏电流，从而提高耐压。
利用上述第五实施方式的半导体装置，具有与第一实施方式的半导体装置相同的效果。
〔第六实施方式〕
图6A表示本发明第六实施方式的半导体装置的俯视示意图。该第六实施方式的半导体装置除了将漏极电极焊盘的可焊接区域与半导体层连接的连接电极以外，与第五实施方式的半导体装置具有相同的结构，对于相同的结构部分，标记相同的附图标记并省略说明。
如图6A所示，该第六实施方式的半导体装置在漏极电极焊盘131的与在凹部140a的底部露出的绝缘膜130（如图6B所示）相接的区域，沿着可焊接区域131a的外缘形成有连接可焊接区域131a与AlGaN层102的连接电极150。
图6B表示从图6A的VIB－VIB线看到的主要部分的剖面示意图。在栅极电极113被施加负电压而在GaN层101形成耗尽层的关断状态下，因在漏极电极焊盘131的可焊接区域131a与晶体管的有源区域之间存在的栅极电极延伸部115,116（在图6B中只表示116）而在源极电极111的梳子状源极电极部111c与漏极电极焊盘131的可焊接区域131a之间的GaN层101区域中形成耗尽层。
由此，能够有效地抑制在源极电极111的梳子状源极电极部111c与漏极电极焊盘131的可焊接区域131a之间，即在源极电极111与漏极电极112之间的漏电流，从而提高耐压。
并且，由于利用贯穿绝缘膜130的连接电极150连接漏极电极焊盘131的可焊接区域131a与AlGaN层102，在漏极电极焊盘131的可焊接区域131a下侧的绝缘膜130上不会施加电场，从而能够防止绝缘膜130的绝缘破坏。
利用上述第六实施方式的半导体装置，具有与第一实施方式的半导体装置相同的效果。
〔第七实施方式〕
图7A表示本发明第七实施方式的半导体装置的俯视示意图。该第七实施方式的半导体装置除了元件分离区域以外，具有与第六实施方式的半导体装置相同的结构，对于相同的结构部分，标记相同的附图标记并省略说明。
图7B表示从图7A的VIIB－VIIB线看到的主要部分的剖面示意图。如图7B所示，该第七实施方式的半导体装置在栅极电极延伸部114和与该栅极电极延伸部114邻接的源极电极111的连结基部111e之间的GaN层101、AlGaN层102区域，形成贯穿AlGaN层102并埋入GaN层101的上侧一部分的元件分离区域160。该元件分离区域160由绝缘体构成，尤其可以是氧化硅膜或氮化硅膜。
利用上述第七实施方式的半导体装置，具有与第二实施方式的半导体装置相同的效果。
另外，即使由源极电极111的梳子状源极电极部111c、栅极电极延伸部115,116及连接电极150形成虚拟晶体管（用虚线围成的部分），由于在栅极电极延伸部114和与该栅极电极延伸部114邻接的源极电极111之间的半导体层（GaN层101,AlGaN层102）区域形成元件分离区域160，能够利用元件分离区域160将形成虚拟晶体管的源极电极111的梳子状源极电极部111c与栅极电极延伸部115,116分离，从而能够可靠地防止虚拟晶体管的误动作。
需要说明的是，在第一实施方式的半导体装置中，说明了沿着划线进行切割而分割出多个芯片的内容。图8是在第一实施方式的如图1A所示的半导体装置结构的基础上，进一步形成有划线70的半导体装置的俯视示意图，其中划线70包围由源极电极11、漏极电极12、栅极电极13形成的一个元件图案。
在图8中，当栅极电极延伸部14与连接配线25的连接点A距划线70的最短距离x为70μm时，在源极电极为0V且栅极电极为－10V的条件下，能够施加于漏极电极的最大电压为700V。
在同一条件下，当最短距离x为100μm时，能够施加于漏极电极的最大电压为900V，当最短距离x为150μm时，能够施加于漏极电极的最大电压为1200V。
这样，通过确保栅极电极延伸部14与连接配线25的连接点A距划线70的最短距离x为规定距离，能够抑制在划线70与连接点A之间产生的空气放电，从而能够提高耐压。
〔第八实施方式〕
图14A和图14B表示本发明第八实施方式的半导体装置的俯视示意图。该第八实施方式的半导体装置利用漏极电极焊盘31将两个具有与第二实施方式的半导体装置相同结构的开关元件S1,S2连接，对于相同的结构部分标记相同的附图标记并省略说明。
在此，图14A的半导体装置是下侧的开关元件S2的栅极电极焊盘33不与栅极电极延伸部14连接的结构的例子，图14B的半导体装置是在下侧的开关元件S2侧不设置栅极电极焊盘而将栅极电极13经由连接配线25连接于栅极电极延伸部14的结构的例子。
另外，图14C是从图14A和图14B的XIVC－XIVC线看到的主要部分的剖面示意图。
如图14C所示，该半导体装置不除去开关元件S1,S2的有源区域A1,A2外的AlGaN层2，并且在AlGaN2层上设置有漏极电极焊盘31。另外，以包围漏极电极焊盘31在AlGaN层2上接触的区域的方式在AlGaN层2上设置有栅极电极延伸部14。
在具有上述结构的半导体装置中，在栅极电极13被施加负电压而在GaN层1中形成耗尽层的关断状态下，形成于漏极电极焊盘31在AlGaN2层上接触的区域与晶体管的有源区域A1,A2之间的栅极电极延伸部14也被施加有负电压，从而形成耗尽层。由此，能够有效地抑制在源极电极11的连结基部11e与漏极电极焊盘31在AlGaN层2上接触的区域之间的漏电流。由此，通过设置栅极电极延伸部14，能够提高源极电极11与漏极电极焊盘31之间的耐压，即使在漏极电极焊盘31下存在2DEG也没有关系。利用这样的结构，因为无需除去AlGaN，所以也能够起到降低制造成本的附带效果。
上述第八实施方式半导体装置具有与第二实施方式的半导体装置相同的效果。
另外，由于上述两个开关元件S1,S2公用一个漏极电极焊盘31，因此能够缩小元件尺寸。
需要说明的是，在漏极电极焊盘31上并不一定进行焊接，根据回路的不同有时也不进行焊接。
另外，在上述第八实施方式中，说明了具有两个开关元件结构的半导体装置，但是本发明也可以适用于具有三个开关元件以上结构的半导体装置。
〔第九实施方式〕
图15A和图15B表示本发明第九实施方式的半导体装置的俯视示意图。该第九实施方式的半导体装置除了连接电极50以外具有与第八实施方式的半导体装置相同的结构，对于相同的结构部分标记相同的附图标记并省略说明。
在此，图15A的半导体装置是下侧的开关元件S2的栅极电极焊盘33不与栅极电极延伸部14连接的结构的例子，图15B的半导体装置是在下侧的开关元件S2侧不设置栅极电极焊盘而将栅极电极13经由连接配线25连接于栅极电极延伸部14的结构的例子。
如图15A和图15B所示，该第九实施方式的半导体装置在漏极电极焊盘31的与在凹部40a的底部露出的绝缘膜30（如图15C所示）相接的区域，沿着可焊接区域31a的外缘形成有连接可焊接区域31a与AlGaN层2的连接电极50。
图15C是从图15A和图15B的XVC－XVC线看到的主要部分的剖面示意图，在栅极电极13被施加负电压而在GaN层1中形成有耗尽层的关断状态下，因此在漏极电极焊盘31的可焊接区域31a与用虚线围成的晶体管的有源区域A1,A2之间存在的栅极电极延伸部14而在源极电极11的连结基部11e与漏极电极焊盘31的可焊接区域31a之间的GaN层1区域形成耗尽层。
由此，能够有效地抑制在源极电极11的连结基部11e与漏极电极焊盘31的可焊接区域31a之间的漏电流，从而提高耐压。
并且，由于利用贯穿绝缘膜30的连接电极50连接漏极电极焊盘31的可焊接区域31a与AlGaN层2，对漏极电极焊盘31的可焊接区域31a下侧的绝缘膜30不再施加有电场，从而能够防止绝缘膜30的绝缘破坏。
上述第九实施方式的半导体装置具有与第八实施方式的半导体装置相同的效果。
〔第十实施方式〕
图16A和图16B表示本发明第十实施方式的半导体装置的俯视示意图。该第十实施方式的半导体装置除了元件分离区域60以外，具有与第九实施方式的半导体装置相同的结构，对于相同的结构部分标记相同的附图标记并省略说明。
在此，图16A的半导体装置是下侧的开关元件S2的栅极电极焊盘33不与栅极电极延伸部14连接的结构的例子，图16B的半导体装置是在下侧的开关元件S2侧不设置栅极电极焊盘而将栅极电极13经由连接配线25连接于栅极电极延伸部14的结构的例子。
如图16A、图16B和图16C所示，该第十实施方式的半导体装置在栅极电极延伸部14和与该栅极电极延伸部14邻接的源极电极11的连结基部11e之间的GaN层1、AlGaN层2区域，形成贯穿AlGaN层2并埋入GaN层1的上侧一部分的元件分离区域60。该元件分离区域60由绝缘体构成，尤其可以是氧化硅膜或者氮化硅膜。
该上述第十实施方式的半导体装置具有与第九实施方式的半导体装置相同的效果。
另外，即使由源极电极11的连结基部11e、栅极电极延伸部14及连接电极50形成虚拟晶体管（用虚线围成的部分），由于在栅极电极延伸部14和与该栅极电极延伸部14邻接的源极电极11之间的半导体层（GaN层1、AlGaN层2）区域形成有元件分离区域60，利用元件分离区域60将形成虚拟晶体管的源极电极11的连结基部11e和栅极电极延伸部14分离，从而能够可靠地防止虚拟晶体管的误动作。
〔第十一实施方式〕
图17A和图17B表示本发明第十一实施方式的半导体装置的俯视示意图。该第十一实施方式的半导体装置除了除去半导体层的一部分这一点以外，具有与第九实施方式的半导体装置相同的结构，对于相同的结构部分标记相同的附图标记并省略说明。
在此，图17A的半导体装置是下侧的开关元件S2的栅极电极焊盘33不与栅极电极延伸部14连接的结构的例子，图17B半导体装置是在下侧的开关元件S2侧不设置栅极电极焊盘而将栅极电极13经由连接配线25连接于栅极电极延伸部14的结构的例子。
在该层间绝缘膜40的比源极电极11的连结基部11e靠近外侧的位置，在通过除去AlGaN层2及GaN层1的一部分而除去了2DEG的区域，形成在底部露出绝缘膜30（如图17C所示）的凹部40a，并形成覆盖该凹部40a及源极电极11的连结基部11e侧的区域的漏极电极焊盘31。
另外，上述第十一实施方式的半导体装置具有与第九实施方式的半导体装置相同的效果。
对在2DEG（二维电子气体）与绝缘膜上的电极焊盘之间的耐压试验中的绝缘破坏的概率而言，没有栅极电极延伸部14,114～116、连接电极50,150的结构的半导体装的概率约为40％，而上述第一～第十一实施方式的概率显著地减少到了0％。
另外，在上述第一～第十一实施方式中，说明了在基板上依次层积GaN层1,101及AlGaN层2,102的异质结场效应晶体管，但是本发明也可以适用于在基板上依次层积GaAs层与n－AlGaAs层来代替GaN层、AlGaN层的异质结场效应晶体管。
另外，在上述第一～第十一实施方式中，说明了分别具有多个栅极电极、源极电极和漏极电极的指形异质结场效应晶体管，但是本发明的半导体装置不限于此，本发明也可以适用于包括具有一组栅极电极、源极电极及漏极电极的开关元件的半导体装置。
另外，在上述第一～第十一实施方式中，说明了常开型异质结场效应晶体管，但是本发明的半导体装置不限于此，本发明也可以适用于常闭型异质结场效应晶体管。
例如，图9表示沟槽型半导体装置的主要部分的剖面图，是作为半导体装置的一例的GaN系HFET。在图9中省略了层间绝缘膜及电极焊盘。
该半导体装置在Si基板（未图示）上依次形成作为第一半导体层一例的未掺杂GaN层201和作为第二半导体层一例的未掺杂AlGaN层202。在该未掺杂GaN层201与未掺杂AlGaN层202的界面产生2DEG（二维电子气体）。与上述第一～第十一实施方式相同地，基板不限于Si基板，可以使用蓝宝石基板或SiC基板，也可以在蓝宝石基板或SiC基板上使窒化物半导体层成长，也可以在由氮化物半导体形成的基板上使氮化物半导体层成长，例如在GaN基板上使AlGaN层成长等。
在AlGaN层202上隔开规定间隔地形成源极电极211及漏极电极212。在源极电极211与漏极电极212之间的源极电极211侧，在AlGaN层202上部设置有凹部200。在AlGaN层202的除了该凹部200、源极电极211、漏极电极212以外的区域上形成第一绝缘膜230，并形成覆盖第一绝缘膜230及凹部200的第二绝缘膜240。并且，由埋入被第二绝缘膜240覆盖的凹部200内的基部213a和在该基部213a上部形成的场板部213b形成栅极电极213。
在如图9所示的半导体装置中，在AlGaN层202上侧的一部分形成的凹部200中埋入有栅极电极213的基部213a，AlGaN层202经由第一绝缘膜230与栅极电极213接触，从而在栅极电极213下的异质界面不存在2DEG（二维电子气体），阈值电压升高，使开关元件的常闭动作成为可能。
另外，图10表示沟槽型的其他半导体装置的主要部分的剖面图，是作为半导体装置一例的GaN系HFET。在图10中，省略了层间绝缘膜和电极焊盘。
该半导体装置在Si基板（未图示）上依次形成有作为第一半导体层一例的未掺杂GaN层201和作为第二半导体层一例的未掺杂AlGaN层302。在该未掺杂GaN层301和未掺杂AlGaN层302的界面产生2DEG（二维电子气体）。
在AlGaN层302上隔开规定间隔地形成有源极电极311和漏极电极312。在源极电极311与漏极电极312之间的源极电极311侧，贯穿AlGaN层302而在GaN层301的上侧的一部分设置有凹部300。在AlGaN层302的除了该凹部300、源极电极311及漏极电极312以外的区域上形成有第一绝缘膜330。并形成覆盖第一绝缘膜330及凹部300的第二绝缘膜340。并且，由埋入被第二绝缘膜340覆盖的凹部300内的基部313a和在该基部313a上部形成的场板部313b形成栅极电极313。
在图10所示的半导体装置中，贯穿AlGaN层302而在GaN层301的上侧一部分形成的凹部300内埋入有栅极电极313的基部313a，从而利用栅极电极313使GaN层301与第AlGaN层302的异质界面被栅极电极313遮断，不存在2DEG（二维电子气体），阈值电压升高，使开关元件的常闭动作成为可能。
在具有如图9和图10所示结构的半导体装置中，通过将与开关元件的栅极电极连接的栅极电极延伸部形成在半导体层上并且至少形成在源极电极与漏极电极焊盘的可焊接区域之间，也能够适用本发明。由此，能够在不增大元件尺寸的情况下，实现提高在无层间绝缘膜的绝缘膜上形成的漏极电极焊盘的可焊接区域与源极电极之间的耐压的常闭型异质结场效应晶体管。
另外，本发明的半导体装置不限于异质结场效应晶体管，本发明也可以适用于如图11所示的横型结型FET和如图12所示的横型功率MOSFET等载流子沿着基板面在横向上移动的半导体装置。
在表示横型结型FET的一般结构的图11中，401是n型半导体基板、413是栅极电极，421为源极区域，422为漏极区域，423为栅极层，430为绝缘膜，440为氧化膜。
另外，在表示横型功率MOSFET的一般结构的图12中，501是p型半导体基板，511是源极电极，512是漏极电极，513是栅极电极，521是源极区域，522是漏极区域，530是绝缘膜。
在具有如图11和图12所示结构的半导体装置中，通过将与开关元件的栅极电极连接的栅极电极延伸部形成在半导体层上并且至少形成在开关元件的源极电极与漏极电极焊盘的可焊接区域之间，也能够适用本发明。由此，能够在不增大元件尺寸的情况下，实现提高在无层间绝缘膜的绝缘膜上形成的漏极电极焊盘的可焊接区域与源极电极之间的耐压的常闭型异质结场效应晶体管。
以上说明了本发明的具体实施方式，但是本发明不限于上述实施方式，在本发明的范围内可以进行各种变更而实施。
符号说明
1,101…GaN层
2,102…AlGaN层
11,111…源极电极
11a～11d,111a～111d…梳子状源极电极部
11e,111e…连结基部
12,112…漏极电极
12a,12b,12c,112a,112b,112c…梳子状漏极电极部
13,113…栅极电极
13a,13b,13c,113a,113b,113c…栅极电极部
14,114,115,116…栅极电极延伸部
21～25,121…连接配线
30,130…绝缘膜
31,131…漏极电极焊盘
31a,131a…可焊接区域
32,132…源极电极焊盘
32a,132a…可焊接区域
33,133…栅极电极焊盘
40,140…层间绝缘膜
40a,40b,140a,140b…凹部
45…通孔
50,150…连接电极
60,160…元件分离区域
200,300…凹部
201,301…GaN层
202,302…AlGal层
211,311…源极电极
212,312…漏极电极
213,313…栅极电极
213a,313a…基部
213b,313b…场板部
401…n型半导体基板
413…栅极电极
421…源极区域
422…漏极区域
423…栅极层
430…绝缘膜
440…氧化膜
501…p型半导体基板
511…源极电极
512…漏极电极
513…栅极电极
521…源极区域
522…漏极区域
530….绝缘膜
A1,A2….有源区域
S1,S2,S101…开关元件

Claims (9)

1.一种半导体装置，其特征在于，包括：
基板；
半导体层(1,2,101,102)，形成在所述基板上并包括有源区域；
开关元件(S1,S2,S101)，具有在所述半导体层(1,2,101,102)的所述有源区域上形成的栅极电极(13,113)、源极电极(11,111)及漏极电极(12,112)；
漏极电极焊盘(31,131)，与所述漏极电极(12,112)连接，具有在所述半导体层(1,2,101,102)的所述有源区域以外的区域上隔着绝缘膜(30,130)形成的可焊接区域；
栅极电极延伸部(14,114,115,116)，形成在所述半导体层(1,2,101,102)上并且至少形成在所述源极电极(11,111)与所述漏极电极焊盘(31,131)的可焊接区域之间，与所述栅极电极(13,113)连接；
所述栅极电极延伸部(14,114,115,116)贯穿所述绝缘膜(30,130)与所述半导体层(1,2,101,102)肖特基接合。
2.如权利要求1所述的半导体装置，其特征在于，
所述半导体层(1,2,101,102)包括在所述基板上依次层积的第一半导体层(1,101)及与该第一半导体层(1,101)形成异质界面的第二半导体层(2,102)；
所述开关元件(S1,S2,S101)是利用在所述第一半导体层(1,101)与所述第二半导体层(2,102)的异质界面形成的二维电子气体的异质结场效应晶体管。
3.如权利要求2所述的半导体装置，其特征在于，
形成所述二维电子气体的所述第一半导体层(1,101)与所述第二半导体层(2,102)的异质界面形成在至少除了所述漏极电极焊盘(31,131)的可焊接区域下侧区域以外的所述基板上的区域。
4.如权利要求2所述的半导体装置，其特征在于，
贯穿所述第二半导体层(2,102)的上侧的一部分或者贯穿所述第二半导体层(2,102)在所述第一半导体层(1,101)的上侧的一部分形成有凹部(200,300)；
在所述凹部(200,300)埋入有所述栅极电极(13,113)的至少一部分。
5.如权利要求1至4中任一项所述的半导体装置，其特征在于，
包括连接电极(50,150)，该连接电极(50,150)形成在所述漏极电极焊盘(31,131)的可焊接区域的下侧并且至少与所述栅极电极延伸部(14,114,115,116)相对的区域，该连接电极(50,150)贯穿所述绝缘膜(30,130)连接所述漏极电极焊盘(31,131)的可焊接区域与所述半导体层(1,2,101,102)。
6.如权利要求5所述的半导体装置，其特征在于，
包括元件分离区域(60,160)，该元件分离区域(60,160)形成在所述栅极电极延伸部(14,114,115,116)和与该栅极电极延伸部(14,114,115,116)邻接的所述源极电极(11,111)之间的所述半导体层(1,2,101,102)的区域。
7.如权利要求1至4中任一项所述的半导体装置，其特征在于，
所述栅极电极延伸部(14,114,115,116)以包围所述漏极电极焊盘(31,131)的可焊接区域的方式形成在所述半导体层(1,2,101,102)上。
8.如权利要求1至4中任一项所述的半导体装置，其特征在于，
所述源极电极(11,111)具有彼此隔开间隔且大致平行地排列配置的多个梳子状源极电极部(11a～11d,111a～111d)，
所述漏极电极(12,112)具有多个梳子状漏极电极部(12a,12b,12c,112a,112b,112c)，多个所述梳子状漏极电极部(12a,12b,12c,112a,112b,112c)与所述源极电极(11,111)的多个梳子状源极电极部(11a～11d,111a～111d)彼此隔开间隔地交替排列配置。
9.如权利要求1至4中任一项所述的半导体装置，其特征在于，
所述开关元件(S1,S2)为多个，
多个所述开关元件(S1,S2)的所述漏极电极(12)经由同一个所述漏极电极焊盘(31)连接。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6113542B2 (ja) * 2013-03-21 2017-04-12 株式会社東芝 半導体装置
US9054027B2 (en) * 2013-05-03 2015-06-09 Texas Instruments Incorporated III-nitride device and method having a gate isolating structure
JP6261291B2 (ja) * 2013-11-07 2018-01-17 シャープ株式会社 ＧａＮ系電界効果トランジスタおよび窒化物半導体装置
JP2016021530A (ja) * 2014-07-15 2016-02-04 ルネサスエレクトロニクス株式会社 半導体装置
WO2016042861A1 (ja) * 2014-09-17 2016-03-24 シャープ株式会社 化合物半導体電界効果トランジスタ
JP2016063167A (ja) * 2014-09-19 2016-04-25 株式会社東芝 半導体装置
JP6658441B2 (ja) * 2016-10-06 2020-03-04 三菱電機株式会社 半導体装置
JP6386119B2 (ja) * 2017-03-07 2018-09-05 株式会社小森コーポレーション グラビアオフセット印刷機
JP6769400B2 (ja) * 2017-06-26 2020-10-14 株式会社デンソー 半導体装置
DE112019001917T5 (de) * 2018-04-11 2020-12-24 Rohm Co., Ltd. Halbleiterbauteil
JP2021089934A (ja) * 2019-12-03 2021-06-10 株式会社東芝 半導体装置
CN115298833A (zh) * 2020-03-31 2022-11-04 丰田合成株式会社 半导体元件以及装置
WO2024084652A1 (ja) * 2022-10-20 2024-04-25 日本電信電話株式会社 電界効果型トランジスタ

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101958321A (zh) * 2009-07-13 2011-01-26 三菱电机株式会社 半导体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005353992A (ja) * 2004-06-14 2005-12-22 Sanyo Electric Co Ltd 化合物半導体装置およびその製造方法
JP2007305954A (ja) * 2006-03-27 2007-11-22 Nichia Chem Ind Ltd 電界効果トランジスタ及びその装置
JP5553997B2 (ja) * 2009-02-06 2014-07-23 古河電気工業株式会社 トランジスタおよびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101958321A (zh) * 2009-07-13 2011-01-26 三菱电机株式会社 半导体装置

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