JPS61201477A - Pattern for fet chip - Google Patents
Pattern for fet chipInfo
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- JPS61201477A JPS61201477A JP4394785A JP4394785A JPS61201477A JP S61201477 A JPS61201477 A JP S61201477A JP 4394785 A JP4394785 A JP 4394785A JP 4394785 A JP4394785 A JP 4394785A JP S61201477 A JPS61201477 A JP S61201477A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、倒置形でボンディングされるＦＥＴチップ
に係り、特にボンディング強度の向上をはかったＦＥＴ
チップパターンに関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an FET chip that is bonded in an inverted configuration, and in particular to an FET chip that is bonded in an inverted manner.
It concerns the chip pattern.
第３図（ａ）〜（ｄ）は従来のＦＥＴチップパターンの
概略構成を示す図であり、第３図（ａ）は上面図、第３
１Ｗ （ｂ） 〜（ｄ）は第３図（ａ）のＡ−Ａｌｌ。3(a) to 3(d) are diagrams showing the schematic structure of a conventional FET chip pattern, and FIG. 3(a) is a top view;
1W (b) to (d) are A-All in FIG. 3(a).
Ｂ−Ｂ＠およびＣ−Ｃ線による断面側面図をそれぞれ示
す。なお、以下の説明では半導体基板として砒化ガリウ
ム（ＧａＡｓ）を用いたショットキ障壁ゲート構造Ｇａ
Ａｓ電界効果トランジスタ（以下ＧａＡａ ＭＥＳ
ＦＥＴ ）のチップパターンを例にとり説明を行う。Sectional side views taken along lines B-B@ and C-C are shown, respectively. Note that in the following explanation, a Schottky barrier gate structure Ga using gallium arsenide (GaAs) as a semiconductor substrate is used.
As field effect transistor (hereinafter referred to as GaAa MES)
An explanation will be given using the chip pattern of a FET as an example.
この従来例では、半絶縁性ＧａＡｓ基板１１ゴ気相エピ
タキシヤル成長法等で形成されたチャネル層な形成する
メサｆｉＧａＡａ半導体層１２０表面にソース電極１３
およびドレイン電極１４の各オーミック電極とショット
キバリ７ゲート電也１５とが形成され、各電極１３〜１
５の所望の部分にボンディング導体として厚メッキ層１
６が選択的に形成されている。このよ５なＦＥＴチップ
に対しＦＥＴパツクージとのボンディングのため中間導
体として第４図Ｃ＆）〜（ｄ）に示すように、金リボン
１７′％：農面から熱圧着することにより、ソース、ド
レインおよびゲートの各電極１３．１４゜１５上の厚メ
ッキ層１６に同時に接着する必要があるが、従来例のＦ
ＥＴチップの構造では、ドレイン電極１４およびグー）
１１１億１５上の厚メッキ層１６は電極バッド嘱全域に
亘り一体化した形状からなり、ソース電極１３上の個々
の浮メッキ層１６に比べかなり大きなものとなっていた
。In this conventional example, a source electrode 13 is formed on the surface of a mesa fiGaAa semiconductor layer 120, which is a channel layer formed by vapor phase epitaxial growth or the like on a semi-insulating GaAs substrate 11.
Then, each ohmic electrode of the drain electrode 14 and a Schottky 7 gate electrode 15 are formed, and each of the electrodes 13 to 1 is formed.
thick plating layer 1 as a bonding conductor on the desired part of 5
6 is selectively formed. As shown in Fig. 4C &) to (d), gold ribbon 17'% is used as an intermediate conductor for bonding with the FET package for such a FET chip. It is necessary to simultaneously adhere to the thick plating layer 16 on each electrode 13, 14° 15 of the gate.
In the structure of the ET chip, the drain electrode 14 and the goo)
The thick plating layer 16 on the electrode pad 115 had an integrated shape over the entire electrode pad area, and was considerably larger than the individual floating plating layers 16 on the source electrode 13.
このため同じ熱圧着条件の下で、ドレイン電極１４およ
びゲート電極＆＝４＝ＰＩ Ｓ上の淳メッキ層１６に対
する金リボン１Ｔの接着強度は、ソース電極１３上に比
べ小さくなっており素子信頼性の低下の要因となってい
た。また接着強度向上のため熱圧着荷重および時間を増
大するとＦＥＴチップにクラックや割れを生じたり、ソ
ース電極１３ト亀＆１５が短絡する等の歩留り低下の問
題を生じていた。Therefore, under the same thermocompression bonding conditions, the adhesion strength of the gold ribbon 1T to the Jun plating layer 16 on the drain electrode 14 and gate electrode &=4=PIS is smaller than that on the source electrode 13, and the device reliability is reduced. This was a factor in the decline in Furthermore, when the thermocompression bonding load and time are increased in order to improve adhesive strength, problems such as cracks and cracks occur in the FET chip and short circuit between the source electrodes 13 and 15 occur, resulting in a decrease in yield.
この発明は、上記のような問題点を解消するためになさ
れたもので、金リボンに対する厚メッキ層の接着強度が
ドレイン１１Ｌ他およびゲート亀惚上においてもソース
電極上と同様となるように改善しｆ、−Ｆ ＥＴチップ
パターンを得ることを目的とする。This invention was made to solve the above-mentioned problems, and improves the adhesive strength of the thick plating layer to the gold ribbon so that it is the same on the drain 11L and other gate electrodes as on the source electrode. The purpose is to obtain a f,-FET chip pattern.
この発明に係る倒置形でボンディングされるＦＥＴチッ
プパターンは、ドレイン［極およびゲート電極のパッド
部上の所望の位置にバンプ状厚メッキ層を同一形状で分
割して形成したものである。The FET chip pattern to be bonded upside down according to the present invention is formed by dividing a bump-like thick plating layer into identical shapes at desired positions on the pad portions of the drain electrode and gate electrode.
この発明においては、倒置形でボンディングされるＦＥ
Ｔチップにおいて、ドレイン電極およびグー）ＭＥ電極
上金リボンに対するボンディング導体としての厚メッキ
層が分割、縮小化されることからボンディング強度の改
善を図ることができる。In this invention, the FE bonded in an inverted form
In the T-chip, the thick plating layer as a bonding conductor for the gold ribbon on the drain electrode and ME electrode is divided and reduced in size, so that the bonding strength can be improved.
、第１図（ａ）〜（ｄ）はこの発明の一実施例の構成を
示すＦＥＴチップパターンの概略図であり、第１図（ａ
）はその上面図、第１図（ｂ）〜（ｄ）は各破断線Ａ−
Ａ線、Ｂ−Ｂ？＠およびＣ−Ｃ葱による断面側面図であ
る。半絶縁性ＧａＡａ基板１上に気相エピタキシャル成
長法等で形成されたチャネル層↓
を形成するメサｆｆ１ＧａＡｓ半導体２０表面に金、グ
ルマニクムなどによるソース電極３およびドレイン電極
４の各オーミック電極とフルミニクム等によるショット
キバリ７グート篭極５とが選択的に形成された後、ソー
ス電極３上並びにドレイン電極４．ゲート電極５のパッ
ド部上の所望の位置に、電解メッキ法等により分割され
た同一形状の厚メッキ層６が形成されている。この実施
例では、ドレイン電極４およびゲート電極５上の分割さ
れた厚メツキ層６０幅はソース電極３上の厚メッキ層６
と同一で、長さはパット°端から第２図に示すようなソ
ース電極３上の厚メッキ層６にボンディングされる金リ
ボンＴと接触しない位置まで任意に設定できる。このよ
うな構成にするこ、とによって、第２図（ａ） 〜（ｄ
） Ｋ示すように、ＦＥＴチップを倒置形で金リボンＴ
にボンディングする場合、ドレイン電極４およびゲート
電極５上の厚メッキ層６は分割、縮小化されていること
からソース電極３上と同様に、金リボンＴの中へ適度に
埋没するため接着強度の改善が図られる。, FIGS. 1(a) to 1(d) are schematic diagrams of FET chip patterns showing the configuration of an embodiment of the present invention, and FIG.
) is its top view, and FIGS. 1(b) to (d) are each broken line A-
A line, B-B? It is a cross-sectional side view taken by @ and C-C green onion. A channel layer ↓ is formed on a semi-insulating GaAa substrate 1 by vapor phase epitaxial growth or the like.On the surface of the GaAs semiconductor 20, there are ohmic electrodes such as a source electrode 3 and a drain electrode 4 made of gold, glumanicum, etc., and a Schottky electrode made of fluminicum, etc. After selectively forming the burrs 7 and the gutter electrode 5, the burrs 7 and the drain electrode 4 are formed on the source electrode 3 and the drain electrode 4. A thick plating layer 6 having the same shape is formed at a desired position on the pad portion of the gate electrode 5 by electrolytic plating or the like. In this embodiment, the width of the divided thick plating layer 60 on the drain electrode 4 and gate electrode 5 is the same as that of the thick plating layer 60 on the source electrode 3.
The length can be arbitrarily set from the end of the pad to a position where it does not come into contact with the gold ribbon T bonded to the thick plating layer 6 on the source electrode 3 as shown in FIG. By having such a configuration, FIGS. 2(a) to (d)
) As shown in K, place the FET chip upside down and attach it to the gold ribbon T.
When bonding to the gold ribbon T, since the thick plating layer 6 on the drain electrode 4 and gate electrode 5 is divided and reduced in size, it is appropriately buried in the gold ribbon T as on the source electrode 3, so that the adhesive strength is reduced. Improvements will be made.
なお、上記実施例では、ショットキしくり７ゲート構造
のＧａＡｓＦＥＴチップパターンについて述べたが、こ
の発明はこれに限らず接合形などのその他の構造、また
ＧａＡｓ以外の半導体を用いたＦＥＴチップパターンに
も適用できる。In the above embodiment, a GaAs FET chip pattern with a Schottky seven-gate structure was described, but the present invention is not limited to this, and can also be applied to other structures such as a junction type, and to FET chip patterns using semiconductors other than GaAs. Applicable.
この発明は以上説明したとおり、倒置形でボンディング
されるＦＥＴチップにおいて、ドレイン電極およびゲー
ト電極のパッド部に形成されるバンプ上の厚メッキＷｌ
が、ソース電極上の厚メッキ層にボンディングされる金
リボンと接触しない任意の位置に分割、縮小化されて形
成されているので、ＦＥＴパッケージとの中間導体とし
ての金リボンに厚メッキ層が適度に埋没し接着強度の改
善が図られる。また厚メッキ層の側面部が接着に利用で
きることから、厚メッキＪ−の分割、縮小化による接触
抵抗の増大が防止できるという利点がある。As explained above, in an FET chip that is bonded in an inverted configuration, the thick plating Wl on the bumps formed on the pad portions of the drain electrode and the gate electrode is provided.
is divided and reduced in size at arbitrary positions that do not make contact with the gold ribbon that is bonded to the thick plating layer on the source electrode, so the thick plating layer is appropriately formed on the gold ribbon that serves as an intermediate conductor with the FET package. The adhesive strength is improved by being embedded in the adhesive. Furthermore, since the side surface of the thick plating layer can be used for adhesion, there is an advantage that an increase in contact resistance due to division or downsizing of the thick plating J- can be prevented.
４、図面の（資）率なａ８Ａ
第１図（ａ） 〜（ｄ） 、第２図（ａ）〜（ｄ）はこ
の発明の一実施例を示すＧａＡｓＦＥＴチップパターン
および金リボンボンディング時の概略構成を示す図で、
各（ＩＬ）図は上面図、各（ｂ）〜（ｄ）は各破断線Ａ
−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線による断面側面図、第３図
（＆） 〜（ｄ） 、第４図（ａ） 〜（ｄ）は従来の
ＧａＡｓＦＥＴチップパターンおよび金リボンボンディ
ング時の概略構成を示す図で、各（ａ）〜（ｄ）は第１
図、第２図の各（ａ）〜（ｄ）と同様な上面図および断
面側面図である。4. Figures 1 (a) to (d) and 2 (a) to (d) are schematic diagrams of GaAsFET chip patterns and gold ribbon bonding, showing an embodiment of the present invention. In the diagram showing the configuration,
Each (IL) figure is a top view, each (b) to (d) is each broken line A
- Cross-sectional side views taken along lines A, B-B, and C-C, Figures 3 (&) to (d) and Figures 4 (a) to (d) show the conventional GaAsFET chip pattern and gold ribbon bonding. In this figure, each of (a) to (d) is the first
FIG. 3 is a top view and a cross-sectional side view similar to each of (a) to (d) of FIG.
図において、１は半絶縁性ＧｈＡｓ基板、２はメサ型Ｇ
ａＡｓ＋半導体層、３はソース電極、４はドレイン電極
、５はゲート電極、６は厚メッキ膚、７は金リボンであ
る。In the figure, 1 is a semi-insulating GhAs substrate, 2 is a mesa type G
In the aAs+ semiconductor layer, 3 is a source electrode, 4 is a drain electrode, 5 is a gate electrode, 6 is a thick plating layer, and 7 is a gold ribbon.
なお、各図中の同一符号は同一または相当部分を示す。Note that the same reference numerals in each figure indicate the same or corresponding parts.
代理人 大岩 増車 （外２名ン 第１図 ６：４メツモ１ 第２図 第３図 第４図Agent: Oiwa, additional vehicles (2 others) Figure 1 6:4 Metsumo 1 Figure 2 Figure 3 Figure 4
Claims (1)
電極のパッド部の所望の位置に形成されたバンプ状の厚
メッキ層を介して倒置形でボンディングされるＦＥＴチ
ップにおいて、前記ドレイン電極およびゲート電極のパ
ッド部上の所望の位置にバンプ状の厚メッキ層を同一形
状に複数に分割して形成したことを特徴とするＦＥＴチ
ップパターン。In an FET chip that is bonded in an inverted form through a bump-shaped thick plating layer formed at desired positions of the island-shaped source and drain electrodes and the pad part of the gate electrode, the pad part of the drain electrode and the gate electrode is An FET chip pattern characterized in that a bump-like thick plating layer is formed at a desired position on the top by dividing it into a plurality of parts having the same shape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4394785A JPS61201477A (en) | 1985-03-04 | 1985-03-04 | Pattern for fet chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4394785A JPS61201477A (en) | 1985-03-04 | 1985-03-04 | Pattern for fet chip |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61201477A true JPS61201477A (en) | 1986-09-06 |
| JPH0362019B2 JPH0362019B2 (en) | 1991-09-24 |
Family
ID=12677899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4394785A Granted JPS61201477A (en) | 1985-03-04 | 1985-03-04 | Pattern for fet chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201477A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2759493A1 (en) * | 1997-02-12 | 1998-08-14 | Motorola Semiconducteurs | SEMICONDUCTOR POWER DEVICE |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6465268B2 (en) | 1997-05-22 | 2002-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing an electro-optical device |
-
1985
- 1985-03-04 JP JP4394785A patent/JPS61201477A/en active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2759493A1 (en) * | 1997-02-12 | 1998-08-14 | Motorola Semiconducteurs | SEMICONDUCTOR POWER DEVICE |
| EP0859414A1 (en) * | 1997-02-12 | 1998-08-19 | Motorola Semiconducteurs S.A. | Semiconductor power device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0362019B2 (en) | 1991-09-24 |
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