JPS6298674A - 砒化ガリウム半導体装置 - Google Patents
砒化ガリウム半導体装置Info
- Publication number
- JPS6298674A JPS6298674A JP23736385A JP23736385A JPS6298674A JP S6298674 A JPS6298674 A JP S6298674A JP 23736385 A JP23736385 A JP 23736385A JP 23736385 A JP23736385 A JP 23736385A JP S6298674 A JPS6298674 A JP S6298674A
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- JP
- Japan
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- type layer
- electrode
- gate
- layer
- type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ技術分野〕
本発明は砒化ガリウム半導体装置、特に半絶縁性のＧａ
Ａｓ基板の主面に設けられるダイオードであって、たと
えば、Ｇ ａ Ａ ｓデュアルゲ−１−ＭＥＳ −ＦＥ
Ｔの第１ゲート電極および第２ゲート電極とソース電極
との間にそれぞれ設けられる保護ダイオードに関する。
Ａｓ基板の主面に設けられるダイオードであって、たと
えば、Ｇ ａ Ａ ｓデュアルゲ−１−ＭＥＳ −ＦＥ
Ｔの第１ゲート電極および第２ゲート電極とソース電極
との間にそれぞれ設けられる保護ダイオードに関する。
低雑音、高遮断周波数、高出力等の特長を有するマイク
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（単にＧａＡｓ−ＭＥＳ・ＦＥＴとも称する。）が広く
知られている。また、ゲート破壊を防止するＧａＡｓ
−ＭＥＳ −ＦＥＴとして、デュアルゲートの第１ゲー
トおよび第２ゲートとソース間にそれぞれ保護ダイオー
ドを組み込んだ構造が知られている。たとえば、電気通
信学会発行「電気通信学会技術研究報告ＥＤ８２−１２
４ＪＶｏ旦８２、Ｐ６９〜Ｐ７４に記載されているよう
に、保護ダイオードをモノリシックに組み込んだ量産性
の高い構造のＧａＡｓ−ＭＥＳ−ＦＥＴが知られている
。
ロ波トランジスタとして、閃亜鉛鉱型結晶構造の基体を
基にして形成された砒化ガリウム電界効果トランジスタ
（単にＧａＡｓ−ＭＥＳ・ＦＥＴとも称する。）が広く
知られている。また、ゲート破壊を防止するＧａＡｓ
−ＭＥＳ −ＦＥＴとして、デュアルゲートの第１ゲー
トおよび第２ゲートとソース間にそれぞれ保護ダイオー
ドを組み込んだ構造が知られている。たとえば、電気通
信学会発行「電気通信学会技術研究報告ＥＤ８２−１２
４ＪＶｏ旦８２、Ｐ６９〜Ｐ７４に記載されているよう
に、保護ダイオードをモノリシックに組み込んだ量産性
の高い構造のＧａＡｓ−ＭＥＳ−ＦＥＴが知られている
。
ところで、この種のＧａＡｓデュアルゲートＭＥＳ −
ＦＥＴにおける保護ダイオードは、半絶縁性のＧａＡｓ
基板の主面に設けられたｎ十形層とｎ形層とによるｐｎ
接合である。このため、電極はｎ十形層およびｎ形層に
それぞれオーミックとなる材料が用いられている。従来
から、ＧａＡｓデバイスはモビリティの点からｎ形層が
使用されているため、前記ｎ形層に対するオーミック電
極形成技術は確立しかつ歩留りも安定している。
ＦＥＴにおける保護ダイオードは、半絶縁性のＧａＡｓ
基板の主面に設けられたｎ十形層とｎ形層とによるｐｎ
接合である。このため、電極はｎ十形層およびｎ形層に
それぞれオーミックとなる材料が用いられている。従来
から、ＧａＡｓデバイスはモビリティの点からｎ形層が
使用されているため、前記ｎ形層に対するオーミック電
極形成技術は確立しかつ歩留りも安定している。
このようなことから、ｐ形層に対するオーミック電極形
成技術は必ずしも確立された技術とは言えない。すなわ
ち、ｎ十形層とのオーミック性をとるためには、ｎ形層
のオーミック電極形成の場合と同様に、ｐ形層用の電極
はアクセプタとなるＩｎ、Ｚｎ、Ｂｅ等をＡｕやＡｇと
合金化する必要がある。
成技術は必ずしも確立された技術とは言えない。すなわ
ち、ｎ十形層とのオーミック性をとるためには、ｎ形層
のオーミック電極形成の場合と同様に、ｐ形層用の電極
はアクセプタとなるＩｎ、Ｚｎ、Ｂｅ等をＡｕやＡｇと
合金化する必要がある。
しかし、これらの合金であるＡｕ−Ｚｎ、Ａｕ−＋３ｅ
、Ａｇ−Ｉ ｎ、Ａｇ−Ｉｎ−Ｚｎは、ＧａＡｓとの接
着性が悪く、電極形成の再現性が低いということが本発
明者によってあきらかとされた。
、Ａｇ−Ｉ ｎ、Ａｇ−Ｉｎ−Ｚｎは、ＧａＡｓとの接
着性が悪く、電極形成の再現性が低いということが本発
明者によってあきらかとされた。
本発明の目的は砒化ガリウム半導体層に設けられる保護
ダイオードの歩留り向上が達成できる砒化ガリウム半導
体装置を提供することにある。
ダイオードの歩留り向上が達成できる砒化ガリウム半導
体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、本発明の保護ダイオード付ＧａＡｓデュアル
ゲートＭＥＳ −ＦＥＴにあっては、第１・第２ゲート
とソース間に設けられる保護ダイオードは、半絶縁性の
ＧａＡｓ基板の主面にｎ十形層、ｎ形層、ｎ十形層、ｎ
形層、ｎ十形層と連なるバックトウバック形に組み込ま
れたダイオードであるとともに、ｎ十形層には電極を設
けることなく、オーミック電極形成技術が確立した前記
両ｎ十形層にそれぞれオーミック電極が設けられた構造
となっているため、電極形成の再現性が高くなり、歩留
り安定性が向上する。
ゲートＭＥＳ −ＦＥＴにあっては、第１・第２ゲート
とソース間に設けられる保護ダイオードは、半絶縁性の
ＧａＡｓ基板の主面にｎ十形層、ｎ形層、ｎ十形層、ｎ
形層、ｎ十形層と連なるバックトウバック形に組み込ま
れたダイオードであるとともに、ｎ十形層には電極を設
けることなく、オーミック電極形成技術が確立した前記
両ｎ十形層にそれぞれオーミック電極が設けられた構造
となっているため、電極形成の再現性が高くなり、歩留
り安定性が向上する。
第１図は本発明の一実施例によるＵＨＦ帯用ＧａＡｓデ
ュアルゲートＭＥＳ −ＦＥＴの第１ゲートおよび第２
ゲートとソース電極間にそれぞれ接続される保護ダイオ
ードを示す拡大断面図、第２図は同じ（ＱａＡｓデュア
ルゲートＭＥＳ −ＦＥＴの模式的平面図、第３図は同
じ（ＧａＡｓデュアルゲートＭＥＳ −ＦＥＴの等両回
略図である。
ュアルゲートＭＥＳ −ＦＥＴの第１ゲートおよび第２
ゲートとソース電極間にそれぞれ接続される保護ダイオ
ードを示す拡大断面図、第２図は同じ（ＱａＡｓデュア
ルゲートＭＥＳ −ＦＥＴの模式的平面図、第３図は同
じ（ＧａＡｓデュアルゲートＭＥＳ −ＦＥＴの等両回
略図である。
この実施例の保護ダイオードを有するＧａＡｓ・ＭＥＳ
−ＦＥＴのチップは、第２図に示すような構造となっ
ている。すなわち、チップは矩形となるとともに、ソー
ス、ドレイン、ゲート等の電極パターンは第２図の平面
図で示されるようになっている。すなわち、チップの右
上部の隅にはドレイン電極（Ｄ）■のワイヤポンディン
グパッド２が設けられるとともに、右下部の隅にはソー
ス電極（Ｓ）３のワイヤポンディングパッド４が設けら
れている。また、左下部には第１ゲート電極（Ｇ＋ ）
５のワイヤポンディングパッド６が設けられるとともに
、左上部には第２ゲート電極（Ｇ２）７のポンディング
パッド８が設けられている。
−ＦＥＴのチップは、第２図に示すような構造となっ
ている。すなわち、チップは矩形となるとともに、ソー
ス、ドレイン、ゲート等の電極パターンは第２図の平面
図で示されるようになっている。すなわち、チップの右
上部の隅にはドレイン電極（Ｄ）■のワイヤポンディン
グパッド２が設けられるとともに、右下部の隅にはソー
ス電極（Ｓ）３のワイヤポンディングパッド４が設けら
れている。また、左下部には第１ゲート電極（Ｇ＋ ）
５のワイヤポンディングパッド６が設けられるとともに
、左上部には第２ゲート電極（Ｇ２）７のポンディング
パッド８が設けられている。
また、前記第１ゲート電極５および第２ゲート電極７か
らそれぞれ細くかつ長く延在するゲート９が、前記ドレ
イン電極ｌおよびソース電極３の間に屈曲して延在し、
デュアルゲートＭＥＳ−ＦＥＴを構成している。このゲ
ート９が延在するチップを構成する半絶縁性のＧａＡｓ
基板１ｏの主面部分は、不純物のイオン注入によってｎ
型層となり、チャネル層となっている。また、第２図に
おいて、破線で取り囲まれる領域は不純物のイオン注入
によってｎ十型層１１．１１’となっている。
らそれぞれ細くかつ長く延在するゲート９が、前記ドレ
イン電極ｌおよびソース電極３の間に屈曲して延在し、
デュアルゲートＭＥＳ−ＦＥＴを構成している。このゲ
ート９が延在するチップを構成する半絶縁性のＧａＡｓ
基板１ｏの主面部分は、不純物のイオン注入によってｎ
型層となり、チャネル層となっている。また、第２図に
おいて、破線で取り囲まれる領域は不純物のイオン注入
によってｎ十型層１１．１１’となっている。
また、チップの右下隅のソース電極３がらチップの下縁
および左辺に沿うように細い舌片１２が延在している。
および左辺に沿うように細い舌片１２が延在している。
この舌片１２と第１ゲート電極５および第２ゲート電極
７との間には、第３図のＧａＡｓデュアルゲートＭＥＳ
−ＦＥＴの等偏口路に示されるように、それぞれバン
クトウバック形に保護ダイオード１３が組み込まれてい
る。第１ゲート電極５および第２ゲート電極７に接続さ
れる保護ダイオード１３は、第１図に示されるように（
第２図■−ビ断面）、いずれも同様な構造となっている
。
７との間には、第３図のＧａＡｓデュアルゲートＭＥＳ
−ＦＥＴの等偏口路に示されるように、それぞれバン
クトウバック形に保護ダイオード１３が組み込まれてい
る。第１ゲート電極５および第２ゲート電極７に接続さ
れる保護ダイオード１３は、第１図に示されるように（
第２図■−ビ断面）、いずれも同様な構造となっている
。
保護ダイオード１３は半絶縁性のＧａＡｓ基板１０の表
層部に連なって設けられたｎ十形層１４（１１，１１’
）、ｎ形層１５．ｐ十形層１６゜ｎ形Ｎ１７．ｎ＋形層
１８とによって構成されている。これらの各層は、たと
えば、イオンインプランテーション（イオン注入）によ
って形成される。すなわち、ＧａＡｓ基板１０の主面に
は、イオン注入によってＳｉが２箇所に亘って注入され
るとともに、この一対のＳｉ注大層の相互に遠くなる領
域に再度Ｓｉが注入される。また、その後アニール処理
が施され、ｎ十形層１４．ｎ形層１５、 ｎ形層１７
．ｎ十形層上８が形成される。また、前記ｎ形層１５と
ｎ形層１７との間のＧａＡｓ基板１０部分には、イオン
注入によってＺｎが注入される。この注入層はアニール
処理によって広がり、両端を前記ｎ形層１５とｎ形層１
７にそれぞれ接触させるｐ十形層１６となる。
層部に連なって設けられたｎ十形層１４（１１，１１’
）、ｎ形層１５．ｐ十形層１６゜ｎ形Ｎ１７．ｎ＋形層
１８とによって構成されている。これらの各層は、たと
えば、イオンインプランテーション（イオン注入）によ
って形成される。すなわち、ＧａＡｓ基板１０の主面に
は、イオン注入によってＳｉが２箇所に亘って注入され
るとともに、この一対のＳｉ注大層の相互に遠くなる領
域に再度Ｓｉが注入される。また、その後アニール処理
が施され、ｎ十形層１４．ｎ形層１５、 ｎ形層１７
．ｎ十形層上８が形成される。また、前記ｎ形層１５と
ｎ形層１７との間のＧａＡｓ基板１０部分には、イオン
注入によってＺｎが注入される。この注入層はアニール
処理によって広がり、両端を前記ｎ形層１５とｎ形層１
７にそれぞれ接触させるｐ十形層１６となる。
この結果、これらｎ十形層１４．ｎ形層１５゜ｐ十形ｊ
ｉＪ１６．ｎ形層１７．ｎ十形層上８によって、バック
トウバック形に保護ダイオード１３が形成される。１９
（Ｓ）はソース電極の延在部で、１９（Ｇｌ、Ｇ２）は
、各ゲート電極（Ｇ、、Ｇ２）に連なる。また、前記ｎ
十形層１４およびｎ＋形層１８の表面には、オーミック
性が良好となる材料、たとえば、Ａ ｕ Ｇ ｅ ／
Ｎ ｉ ／ Ａ ｕからなる材料によって電極（オーミ
ック電極）１９が形成される。このＡ ｕ Ｇ ｅ ／
Ｎ ｉ ／ Ａ ｕの電極１９は、ＧａＡｓに対して
オーミック性が良いとともに、接着性もよく剥がれず、
かつまたその形成技術も確立している。なお、第１図に
おける２０は１色本（膜である。
ｉＪ１６．ｎ形層１７．ｎ十形層上８によって、バック
トウバック形に保護ダイオード１３が形成される。１９
（Ｓ）はソース電極の延在部で、１９（Ｇｌ、Ｇ２）は
、各ゲート電極（Ｇ、、Ｇ２）に連なる。また、前記ｎ
十形層１４およびｎ＋形層１８の表面には、オーミック
性が良好となる材料、たとえば、Ａ ｕ Ｇ ｅ ／
Ｎ ｉ ／ Ａ ｕからなる材料によって電極（オーミ
ック電極）１９が形成される。このＡ ｕ Ｇ ｅ ／
Ｎ ｉ ／ Ａ ｕの電極１９は、ＧａＡｓに対して
オーミック性が良いとともに、接着性もよく剥がれず、
かつまたその形成技術も確立している。なお、第１図に
おける２０は１色本（膜である。
このような保護ダイオード付デュアルゲートＭＥＳ−Ｆ
ＥＴにあっては、保護ダイオード１３はｎｐｎ形のバン
クトウバック状態で第１ゲート電極５および第２ゲート
電極７とソース電極３間に設けられるが、このハックト
ウバンク形を採用することによって、引き出し電極１９
はオーミック性がとり難いｐ十形層に設けられることな
く、オーミック性が良好でかつその形成技術が確立され
ているｎ十形層に設けられている。このため、電極１９
の信頼度が高くなるとともに、再現性良く電極１９が製
造できるため歩留りが安定する。
ＥＴにあっては、保護ダイオード１３はｎｐｎ形のバン
クトウバック状態で第１ゲート電極５および第２ゲート
電極７とソース電極３間に設けられるが、このハックト
ウバンク形を採用することによって、引き出し電極１９
はオーミック性がとり難いｐ十形層に設けられることな
く、オーミック性が良好でかつその形成技術が確立され
ているｎ十形層に設けられている。このため、電極１９
の信頼度が高くなるとともに、再現性良く電極１９が製
造できるため歩留りが安定する。
また、この保護ダイオード付ＧａＡｓデュアルゲートＭ
ＥＳ −ＦＥＴは、第１ゲート電極５のワイヤポンディ
ングパッド６および第２ゲート電極７のボンディングバ
ソド８のチップ縁側の領域にソース電極３の舌片１２を
延在させ、かつこの舌片１２との間に保護ダイオード１
３を作るようにしているため、保護ダイオード１３をチ
ップの中央等に形成する構造に比較してチップサイズを
小さくすることができる。たとえば、チップは一辺が０
．４０μｍの正方形と掻めて小さくすることができる。
ＥＳ −ＦＥＴは、第１ゲート電極５のワイヤポンディ
ングパッド６および第２ゲート電極７のボンディングバ
ソド８のチップ縁側の領域にソース電極３の舌片１２を
延在させ、かつこの舌片１２との間に保護ダイオード１
３を作るようにしているため、保護ダイオード１３をチ
ップの中央等に形成する構造に比較してチップサイズを
小さくすることができる。たとえば、チップは一辺が０
．４０μｍの正方形と掻めて小さくすることができる。
また、この保護ダイオード付デュアルゲートＭＥＳ−Ｆ
ＥＴにあっては、前記舌片１２は第１ゲート電極５およ
び第２ゲート電極７のワイヤポンディングパッド６．８
部分の側方に延在していること、ワイヤポンディングパ
ッド６．８はワイヤの接続用に広い面積を有するように
形成されていることから、この部分に保護ダイオード１
３を形成する場合、保護ダイオード１３の接合の長さを
、たとえば、１３０μｍと大幅に長くでき、接合面積の
増大により耐サージ強度が高くなる。
ＥＴにあっては、前記舌片１２は第１ゲート電極５およ
び第２ゲート電極７のワイヤポンディングパッド６．８
部分の側方に延在していること、ワイヤポンディングパ
ッド６．８はワイヤの接続用に広い面積を有するように
形成されていることから、この部分に保護ダイオード１
３を形成する場合、保護ダイオード１３の接合の長さを
、たとえば、１３０μｍと大幅に長くでき、接合面積の
増大により耐サージ強度が高くなる。
また、保護ダイオード１３は第１ゲート電極５および第
２ゲート電極７のワイヤポンディングパッド６．８に近
い位置に設けられていることから、抵抗値が低くなり、
サージ吸収率が高くなる。
２ゲート電極７のワイヤポンディングパッド６．８に近
い位置に設けられていることから、抵抗値が低くなり、
サージ吸収率が高くなる。
（１）本発明のＵＨＦ帯用保護ダイオード付デュアルゲ
ートＭＥＳ −ＦＥＴにあっては、保護ダイオードはｎ
ｐｎのバックトウバック形として半絶縁性のＧａＡｓ基
板に設けられ、かつ保護ダイオードの引き出し電極はオ
ーミック性が良好でかつ電極形成技術が確立しているｎ
十形層上に形成されるため、電極の信頼度が高くなると
いう効果が得られる。
ートＭＥＳ −ＦＥＴにあっては、保護ダイオードはｎ
ｐｎのバックトウバック形として半絶縁性のＧａＡｓ基
板に設けられ、かつ保護ダイオードの引き出し電極はオ
ーミック性が良好でかつ電極形成技術が確立しているｎ
十形層上に形成されるため、電極の信頼度が高くなると
いう効果が得られる。
（２）上記（１１により、本発明によれば、電極形成の
再現性が高くなるため歩留りが向上するという効果が得
られる。
再現性が高くなるため歩留りが向上するという効果が得
られる。
（３）上記（２）により、本発明によれば保護ダイオー
ドの製造歩留り向上により、ＧａＡｓデュアルゲートＭ
ＥＳ−ＦＥＴの製造コストの低減が達成できるという効
果が得られる。
ドの製造歩留り向上により、ＧａＡｓデュアルゲートＭ
ＥＳ−ＦＥＴの製造コストの低減が達成できるという効
果が得られる。
（４）上記（１）〜（３）により、本発明によれば、信
頼度が高くかつ低廉な保護ダイオード付デュアルゲ−ト
ＭＥＳ −ＦＥＴを提供することができるという相乗効
果が得られる。
頼度が高くかつ低廉な保護ダイオード付デュアルゲ−ト
ＭＥＳ −ＦＥＴを提供することができるという相乗効
果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＵＨＦ帯用保護ダイ
オード付デュアルゲートＭＥＳ・ＦＥＴについて説明し
たが、それに限定されるものではなく、他の回路を組み
込んだＩＣなどに適用できる。
をその背景となった利用分野であるＵＨＦ帯用保護ダイ
オード付デュアルゲートＭＥＳ・ＦＥＴについて説明し
たが、それに限定されるものではなく、他の回路を組み
込んだＩＣなどに適用できる。
第１図は本発明の一実施例によるＵＨＦ帯用ＧａＡｓデ
ュアルゲートＭＥＳ −ＦＥＴの第１ゲートおよび第２
ゲートとソース電極間にそれぞれ接続される保護ダイオ
ードを示す拡大断面図、第２図は同じ（ＧａＡｓデュア
ルゲートＭＥＳ・ＦＥＴの模式的平面図、 第３図は同じ＜ＧａＡｓデュアルゲートＭＥＳ・ＦＥＴ
の等偏口略図である。 １・・・ドレイン電極ＣＤ） 、２・・・ワイヤポンデ
ィングパッド、３・・・ソース電極（Ｓ）、４・・・ワ
イヤポンディングパッド、５・・・第１ゲート電極（Ｃ
Ｉ）、６・・・ワイヤポンディングパッド、７・・・第
２ゲート電極（Ｇ２）、８・・・ポンディングパッド、
９・・・ゲート、１０・・・ＧａＡｓ基板、１１・・−
ｒｌ＋型層、１２・・・舌片、１３・・・保護ダイオー
ド、１４・・・ｎ十形層、１５・・・ｎ形層、１６・・
・ｎ十形層、１７・・・ｎ形層、１８・・・ｎ十形層、
１９・・・電極（オーミソ久電極）、２０・ ・ ・絶
縁膜。
ュアルゲートＭＥＳ −ＦＥＴの第１ゲートおよび第２
ゲートとソース電極間にそれぞれ接続される保護ダイオ
ードを示す拡大断面図、第２図は同じ（ＧａＡｓデュア
ルゲートＭＥＳ・ＦＥＴの模式的平面図、 第３図は同じ＜ＧａＡｓデュアルゲートＭＥＳ・ＦＥＴ
の等偏口略図である。 １・・・ドレイン電極ＣＤ） 、２・・・ワイヤポンデ
ィングパッド、３・・・ソース電極（Ｓ）、４・・・ワ
イヤポンディングパッド、５・・・第１ゲート電極（Ｃ
Ｉ）、６・・・ワイヤポンディングパッド、７・・・第
２ゲート電極（Ｇ２）、８・・・ポンディングパッド、
９・・・ゲート、１０・・・ＧａＡｓ基板、１１・・−
ｒｌ＋型層、１２・・・舌片、１３・・・保護ダイオー
ド、１４・・・ｎ十形層、１５・・・ｎ形層、１６・・
・ｎ十形層、１７・・・ｎ形層、１８・・・ｎ十形層、
１９・・・電極（オーミソ久電極）、２０・ ・ ・絶
縁膜。
Claims (1)
- 【特許請求の範囲】 １、半絶縁性ＧａＡｓ基板の主面に設けられるダイオー
ドであって、このダイオードはｎ形層、ｐ形層、ｎ形層
と連なるバックトウバックのダイオードでありかつ前記
両端のｎ形層に連なるｎ＋形層の表面にダイオードの電
極がそれぞれ設けられていることを特徴とする砒化ガリ
ウム半導体装置。 ２、前記ダイオードはＧａＡｓデュアルゲートＭＥＳ・
ＦＥＴの第１ゲート電極および第２ゲート電極とソース
電極との間にそれぞれ接続されていることを特徴とする
特許請求の範囲第１項記載の砒化ガリウム半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23736385A JPS6298674A (ja) | 1985-10-25 | 1985-10-25 | 砒化ガリウム半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23736385A JPS6298674A (ja) | 1985-10-25 | 1985-10-25 | 砒化ガリウム半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298674A true JPS6298674A (ja) | 1987-05-08 |
Family
ID=17014277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23736385A Pending JPS6298674A (ja) | 1985-10-25 | 1985-10-25 | 砒化ガリウム半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298674A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236058U (ja) * | 1988-08-31 | 1990-03-08 | ||
| JPH0320047A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体装置 |
| JPH04501687A (ja) * | 1988-11-21 | 1992-03-26 | トーマス ミュラー | 文字を記入していない用紙及び／または文字を記入した用紙及び／またはフォーマット用紙を有しているカーボンコピーセット |
| US9368613B2 (en) | 2012-11-08 | 2016-06-14 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
-
1985
- 1985-10-25 JP JP23736385A patent/JPS6298674A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0236058U (ja) * | 1988-08-31 | 1990-03-08 | ||
| JPH04501687A (ja) * | 1988-11-21 | 1992-03-26 | トーマス ミュラー | 文字を記入していない用紙及び／または文字を記入した用紙及び／またはフォーマット用紙を有しているカーボンコピーセット |
| JPH0320047A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 半導体装置 |
| US9368613B2 (en) | 2012-11-08 | 2016-06-14 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
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