JPS61193467A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61193467A JPS61193467A JP3269285A JP3269285A JPS61193467A JP S61193467 A JPS61193467 A JP S61193467A JP 3269285 A JP3269285 A JP 3269285A JP 3269285 A JP3269285 A JP 3269285A JP S61193467 A JPS61193467 A JP S61193467A
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- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000003014 reinforcing effect Effects 0.000 claims description 21
- 230000002093 peripheral effect Effects 0.000 abstract description 14
- 230000002787 reinforcement Effects 0.000 abstract description 11
- 238000004806 packaging method and process Methods 0.000 abstract description 2
- 238000010276 construction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路装置に係シ、特に、高速動作を
するゲートアレイＬＳＩに好適な半導体集積回路装置に
関するっ 〔発明の背景〕 電源線幅を単位セル群の消費電流量に比例して変化させ
る方法として、例えば、特開昭５８−１６６７４３号公
報に□示されるように、４本セル電源線、チップ周辺電
源線の場合が仰られている。している。
するゲートアレイＬＳＩに好適な半導体集積回路装置に
関するっ 〔発明の背景〕 電源線幅を単位セル群の消費電流量に比例して変化させ
る方法として、例えば、特開昭５８−１６６７４３号公
報に□示されるように、４本セル電源線、チップ周辺電
源線の場合が仰られている。している。
第２図はゲートアレイＬｓ■における従来のチップ中央
電源補強線の布線方法を示す。基本セル２０が横方向に
並び、一層目のＡｔ（以下Ａ４１と略記する）の配線領
域２１ｉはさんで繰返し配置されている。基本セル２ｏ
上をＡｔｌ’がら成る′−電源線２２が横方向ｅこ走シ
、二層目の、ｘｔ（以下Ａｔ２とｉ己する）から成るチ
ップ周辺電源線２３とスルーホール（×印で示す）を介
して接続されている。チップ周辺電源線２３Ｊｄ電源パ
ツド２４と、−Ａ１．ｌ配電線２５とスルーホールを介
して接続されている。同様に、基本セル２ｏ上をＡｌｌ
から成る接地電源線２６が横方向□に走り、Ａｔ２から
成るチップ周辺接地電源線２７とスル−ホールを介して
接続されている。チップ周辺接地電源線２７は接地電源
バンド２８に接続されている。
電源補強線の布線方法を示す。基本セル２０が横方向に
並び、一層目のＡｔ（以下Ａ４１と略記する）の配線領
域２１ｉはさんで繰返し配置されている。基本セル２ｏ
上をＡｔｌ’がら成る′−電源線２２が横方向ｅこ走シ
、二層目の、ｘｔ（以下Ａｔ２とｉ己する）から成るチ
ップ周辺電源線２３とスルーホール（×印で示す）を介
して接続されている。チップ周辺電源線２３Ｊｄ電源パ
ツド２４と、−Ａ１．ｌ配電線２５とスルーホールを介
して接続されている。同様に、基本セル２ｏ上をＡｌｌ
から成る接地電源線２６が横方向□に走り、Ａｔ２から
成るチップ周辺接地電源線２７とスル−ホールを介して
接続されている。チップ周辺接地電源線２７は接地電源
バンド２８に接続されている。
Ａｔ２から成るチップ中央電源補強線３０は縦方向に走
り、基本セル上電源線２２と、スルーホールを介して接
続され、チップ周辺電源線２３とも接続されている。同
様に、Ａ、ｆａ２から成るチップ中央接地電源補強線３
１は縦方向に走り、スルーホールを介して基本セル上接
地電源線２６と接続され、スルーホール、Ａ４１配線２
９を介してチップ周辺地電源線２７とも接続されている
。
り、基本セル上電源線２２と、スルーホールを介して接
続され、チップ周辺電源線２３とも接続されている。同
様に、Ａ、ｆａ２から成るチップ中央接地電源補強線３
１は縦方向に走り、スルーホールを介して基本セル上接
地電源線２６と接続され、スルーホール、Ａ４１配線２
９を介してチップ周辺地電源線２７とも接続されている
。
うここで、チップ中央補強線３０．３１の幅はチップ周
辺に近い位置での電流値を許容する幅で均一である。従
って、チップの中心付近の幅は過剰マージンとなり、チ
ップ中央補強線３０．３１の下の領域は素子として使用
できないため、搭載ゲート数が減るという欠点があった
。
辺に近い位置での電流値を許容する幅で均一である。従
って、チップの中心付近の幅は過剰マージンとなり、チ
ップ中央補強線３０．３１の下の領域は素子として使用
できないため、搭載ゲート数が減るという欠点があった
。
本発明の目的は、ゲート実装密度の高い半導体集積回路
装置を提供することにある。
装置を提供することにある。
本発明は、チップ中央補強線の幅を、基本セルの整数倍
で、かつ、流れる電流密度を許容する幅とし、更に、チ
ップ補強線の下にも基本セルを形成しておくことによシ
、搭載ゲートの実装効率を上げたものでるる。
で、かつ、流れる電流密度を許容する幅とし、更に、チ
ップ補強線の下にも基本セルを形成しておくことによシ
、搭載ゲートの実装効率を上げたものでるる。
以下、本発明の一実施例を第１図により説明する。第１
図はゲートアレイＬＳＩにおける電源線と基本セルの配
置を中心に示している。
図はゲートアレイＬＳＩにおける電源線と基本セルの配
置を中心に示している。
基本セル２０が、チップ中央電源補強線ＩＯ、チップ中
央接地電源補強線Ｌ１の下も隙間なく横方向に並び、Ａ
ｌｌの配線領域２１をはさんで繰返し配置されている。
央接地電源補強線Ｌ１の下も隙間なく横方向に並び、Ａ
ｌｌの配線領域２１をはさんで繰返し配置されている。
基本セル２０上をＡｔｌから成る電源線２２が横方向に
走り、Ａｔ２から成るチップ周辺電源線２３と、スルー
ホール（×印で示す）を介して接続されている。チップ
周辺電源線２３は電源パッド２４と、Ａ７１配線２５と
スルーホールを介して接続されている。同様に、基本セ
ル２０上をＡｌｌから成る接地電源線２６が横方向に走
り、Ａｔ２から成るチップ周辺接地電源線２７と、スル
ーホールを介して接続されている。チップ周辺接地電源
線２７は接地電源パッド２８に接続されている。
走り、Ａｔ２から成るチップ周辺電源線２３と、スルー
ホール（×印で示す）を介して接続されている。チップ
周辺電源線２３は電源パッド２４と、Ａ７１配線２５と
スルーホールを介して接続されている。同様に、基本セ
ル２０上をＡｌｌから成る接地電源線２６が横方向に走
り、Ａｔ２から成るチップ周辺接地電源線２７と、スル
ーホールを介して接続されている。チップ周辺接地電源
線２７は接地電源パッド２８に接続されている。
Ａｔ２から成るチップ中央電源補強線１０は縦方向に走
り、基本セル上電源線２２と、スルーホールを介して接
続され、チップ周辺電源線２３とも接続されている。同
様にＡ ｔ ２から成るチップ中央接地電源補強線１１
は縦方向に走り、スルーホールを介して基本セル上接地
電源線２６と接続され、スルーホール、Ａｔ１配線２９
を介してチップ周辺接地電源線２７とも接続されている
。
り、基本セル上電源線２２と、スルーホールを介して接
続され、チップ周辺電源線２３とも接続されている。同
様にＡ ｔ ２から成るチップ中央接地電源補強線１１
は縦方向に走り、スルーホールを介して基本セル上接地
電源線２６と接続され、スルーホール、Ａｔ１配線２９
を介してチップ周辺接地電源線２７とも接続されている
。
ここで、チップ中央補強線１０．１１の幅は基本セル２
０の整数倍で、流れる電流密度に応じて中心部にいくに
つれて細くなっている。従って、チップ中央補強線１０
．１１の細くなっている所では、論理ゲートとして展開
できる基本セルが増えるので、均一幅のゲートアレイに
比べて同じチップ面積で搭載ゲート数を上げることがで
きる。
０の整数倍で、流れる電流密度に応じて中心部にいくに
つれて細くなっている。従って、チップ中央補強線１０
．１１の細くなっている所では、論理ゲートとして展開
できる基本セルが増えるので、均一幅のゲートアレイに
比べて同じチップ面積で搭載ゲート数を上げることがで
きる。
第３図は、チップの消費電流が少ない場合の実施例を示
す。第１図と異なる点は消費電流が少ない分、チップ中
央補強電源線■２とチップ中央補強接地電源線１３０幅
が小さい点である。基本セル２０を隙間なく並べである
ため、論理ゲートとして展開できる基本セルが増え、論
理ゲート数を増加することができる。
す。第１図と異なる点は消費電流が少ない分、チップ中
央補強電源線■２とチップ中央補強接地電源線１３０幅
が小さい点である。基本セル２０を隙間なく並べである
ため、論理ゲートとして展開できる基本セルが増え、論
理ゲート数を増加することができる。
第１図、第３図の実施例によれば、消費電流に応じてチ
ップ中央補強線幅を基本セルの整数倍で変え、チップ中
央補強線の下にも基本セルを実装しているので、適正な
電流マージンを持ち、がっ、搭載ゲート数の大きいゲー
トアレイＬＳＩを実現できる。
ップ中央補強線幅を基本セルの整数倍で変え、チップ中
央補強線の下にも基本セルを実装しているので、適正な
電流マージンを持ち、がっ、搭載ゲート数の大きいゲー
トアレイＬＳＩを実現できる。
本発明によれば、電流密度に応じて中央補強線の幅を変
えるので、論理ゲートに展開できる基本セルを全ゲート
数の数チ増加できる。
えるので、論理ゲートに展開できる基本セルを全ゲート
数の数チ増加できる。
第１図は本発明の一実施例を示す中央補強線の布線法と
基本セルの配置法の図、第２図は従来の中央補強線の布
線法と基本セルの配置法の図、第３図は本発明の他の実
施例を示す中央補強線の布線法と基本セルの配置法の図
である。 ２０・・・基本セル、１０．１２．３０・・・チップ中
央電源補強線、１１．１３．３１・・・チップ中央接地
電源補強線。
基本セルの配置法の図、第２図は従来の中央補強線の布
線法と基本セルの配置法の図、第３図は本発明の他の実
施例を示す中央補強線の布線法と基本セルの配置法の図
である。 ２０・・・基本セル、１０．１２．３０・・・チップ中
央電源補強線、１１．１３．３１・・・チップ中央接地
電源補強線。
Claims (1)
- 【特許請求の範囲】 １、チップ中央補強電源線を設けたゲートアレイＬＳＩ
において、 前記チップ中央補強電源線の幅を流れる電流密度を許容
するように、前記電流密度に応じて変えることを特徴と
する半導体集積回路装置。 ２、特許請求の範囲第１項に於いて、前記チップ中央補
強電源線の下に基本セルを実装したことを特徴とする半
導体集積回路装置。 ３、特許請求の範囲第１項に於いて、前記チップ中央補
強電源線の幅は基本セル幅の整数倍であることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60032692A JPH0770597B2 (ja) | 1985-02-22 | 1985-02-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60032692A JPH0770597B2 (ja) | 1985-02-22 | 1985-02-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61193467A true JPS61193467A (ja) | 1986-08-27 |
| JPH0770597B2 JPH0770597B2 (ja) | 1995-07-31 |
Family
ID=12365909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60032692A Expired - Lifetime JPH0770597B2 (ja) | 1985-02-22 | 1985-02-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770597B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120438A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS63197356A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| JPS6464337A (en) * | 1987-09-04 | 1989-03-10 | Nec Corp | Forming method for power source wiring of integrated circuit |
| JPH01238140A (ja) * | 1988-03-18 | 1989-09-22 | Rohm Co Ltd | ゲートアレイ |
| JPH01251639A (ja) * | 1988-03-31 | 1989-10-06 | Toshiba Corp | 半導体集積回路装置 |
| JPH0258269A (ja) * | 1988-08-23 | 1990-02-27 | Fujitsu Ltd | ゲートアレイの電源配線の形成方法 |
| JPH02194547A (ja) * | 1989-01-23 | 1990-08-01 | Nec Corp | 半導体集積回路 |
| WO1993005537A1 (en) * | 1991-09-02 | 1993-03-18 | Seiko Epson Corporation | Semiconductor device |
| JPH07297659A (ja) * | 1994-04-22 | 1995-11-10 | Nec Corp | 電力増幅回路 |
| JP2010074018A (ja) * | 2008-09-22 | 2010-04-02 | Nec Electronics Corp | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166743A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マスタ−スライス基板 |
-
1985
- 1985-02-22 JP JP60032692A patent/JPH0770597B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58166743A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マスタ−スライス基板 |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63120438A (ja) * | 1986-11-08 | 1988-05-24 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS63197356A (ja) * | 1987-02-12 | 1988-08-16 | Matsushita Electric Ind Co Ltd | 集積回路装置 |
| JPS6464337A (en) * | 1987-09-04 | 1989-03-10 | Nec Corp | Forming method for power source wiring of integrated circuit |
| JPH01238140A (ja) * | 1988-03-18 | 1989-09-22 | Rohm Co Ltd | ゲートアレイ |
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| JPH0258269A (ja) * | 1988-08-23 | 1990-02-27 | Fujitsu Ltd | ゲートアレイの電源配線の形成方法 |
| JPH02194547A (ja) * | 1989-01-23 | 1990-08-01 | Nec Corp | 半導体集積回路 |
| WO1993005537A1 (en) * | 1991-09-02 | 1993-03-18 | Seiko Epson Corporation | Semiconductor device |
| US5517041A (en) * | 1991-09-02 | 1996-05-14 | Seiko Epson Corporation | Semiconductor device |
| JPH07297659A (ja) * | 1994-04-22 | 1995-11-10 | Nec Corp | 電力増幅回路 |
| JP2010074018A (ja) * | 2008-09-22 | 2010-04-02 | Nec Electronics Corp | 半導体装置 |
| US7960824B2 (en) | 2008-09-22 | 2011-06-14 | Renesas Electronics Corporation | Semiconductor device including power supply pad and trunk wiring which are arranged at the same layer level |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0770597B2 (ja) | 1995-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |