JPH01251639A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH01251639A JPH01251639A JP63076094A JP7609488A JPH01251639A JP H01251639 A JPH01251639 A JP H01251639A JP 63076094 A JP63076094 A JP 63076094A JP 7609488 A JP7609488 A JP 7609488A JP H01251639 A JPH01251639 A JP H01251639A
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- 239000000758 substrate Substances 0.000 claims abstract description 12
- 150000001875 compounds Chemical class 0.000 claims 1
- 230000007257 malfunction Effects 0.000 abstract description 4
- 230000006378 damage Effects 0.000 abstract description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 7
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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- OGAXEXCHQUKCHO-UHFFFAOYSA-N methyl 2-[3-[2-(trifluoromethyl)phenyl]indazol-1-yl]acetate Chemical compound C12=CC=CC=C2N(CC(=O)OC)N=C1C1=CC=CC=C1C(F)(F)F OGAXEXCHQUKCHO-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Junction Field-Effect Transistors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体集積回路装置に係わり、特にチップ内
の電位供給線を改良した半導体集積回路装置に関する。
の電位供給線を改良した半導体集積回路装置に関する。
（従来の技ＷＩ）
一般に半導体集積回路装置特にユーザーの必要に応じて
製作する集積回路においては、例えば特開昭６１−１０
１０５０号公報に示されるように、スタンダードセル方
式を採用する集積回路装置にみられるように回路の設計
変更の容易性を優先し、あるいは′ａｌ磁波に対する誘
導起電力の発生を防止できる、電源線、接地線の配置が
考えられている。
製作する集積回路においては、例えば特開昭６１−１０
１０５０号公報に示されるように、スタンダードセル方
式を採用する集積回路装置にみられるように回路の設計
変更の容易性を優先し、あるいは′ａｌ磁波に対する誘
導起電力の発生を防止できる、電源線、接地線の配置が
考えられている。
しかし、パッドから直接出た幅の広い配線から数本に分
かれた細い配線の先端近くにある素子の供給電位はいち
じるしく下がり、幅の広い配線近くに配した素子と、細
い線近くに配した素子とでは素子供給電位の不均一性が
生じ無視できない。また、同じようにユーザーの必要に
応じて製作するものにゲートアレイがあるが、回路の設
計変更の容易性とさらに、先に述べた問題つまり各素子
へ均一な電位を供給できることを共に実現した装置とし
て、（例えば、Ｎ０ＢＵＹＵＫＩ ＴＯＹＯＤＡ
。
かれた細い配線の先端近くにある素子の供給電位はいち
じるしく下がり、幅の広い配線近くに配した素子と、細
い線近くに配した素子とでは素子供給電位の不均一性が
生じ無視できない。また、同じようにユーザーの必要に
応じて製作するものにゲートアレイがあるが、回路の設
計変更の容易性とさらに、先に述べた問題つまり各素子
へ均一な電位を供給できることを共に実現した装置とし
て、（例えば、Ｎ０ＢＵＹＵＫＩ ＴＯＹＯＤＡ
。
ｅｔ、ａｌ、”Ａ ２に−Ｇａｔｅ ＧａＡｓ Ｇ
ａｔｅＡｒｒａｙ ｗｌ ｔｈ ａ ＷＮ Ｇａ
ｔｅ Ｓｅｌｆ−ＡＩｌｇｎｍｅｎｔＦＥＴ Ｐｒｏ
ｃｅｓｓ ＩＢＥＥ ＪＯＵＲ，ＮＡＬ ０ＦＳ
ＯＬＩＤ−８ＴＡＴＥ ＣＩＲＣＵＩＴ、ＶＯＬ、
８（。
ａｔｅＡｒｒａｙ ｗｌ ｔｈ ａ ＷＮ Ｇａ
ｔｅ Ｓｅｌｆ−ＡＩｌｇｎｍｅｎｔＦＥＴ Ｐｒｏ
ｃｅｓｓ ＩＢＥＥ ＪＯＵＲ，ＮＡＬ ０ＦＳ
ＯＬＩＤ−８ＴＡＴＥ ＣＩＲＣＵＩＴ、ＶＯＬ、
８（。
２０、Ｎｏ、５．ｏｃｔｏｂｅｒ １９８５ ）など
に示されるように電源線や接地線をゲートアレイ領域の
周囲に配置した構造が知られている。これによりノイズ
マージンが２００ｍＶと特に小さいＧ ａ Ａ ａによ
るＤＣＦＬ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ Ｆ
ＥＴＬｏｇｉｃ）回路方式を用いたゲートアレイの基本
セル近傍の電位供給線の電源電位または、接地電位の浮
きまたは落ちを５０ｍＶ以下に抑えることが可能とされ
た。ここでは、後者について、第９図を用いて説明する
。
に示されるように電源線や接地線をゲートアレイ領域の
周囲に配置した構造が知られている。これによりノイズ
マージンが２００ｍＶと特に小さいＧ ａ Ａ ａによ
るＤＣＦＬ （Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ Ｆ
ＥＴＬｏｇｉｃ）回路方式を用いたゲートアレイの基本
セル近傍の電位供給線の電源電位または、接地電位の浮
きまたは落ちを５０ｍＶ以下に抑えることが可能とされ
た。ここでは、後者について、第９図を用いて説明する
。
第９図に示す如く、基板９０の外周近くに電源パッド９
１．接地パッド９２を置き、これらパッドより引き出し
た厚さ１μ、幅数１００μの電源線９３、接地線９４は
、基板の外周に沿って平行に配置し、この内部に数個の
回路、例えば、ＤＣＦＬ回路方式を用いた第１の回路９
６、第２の回路９７を含むゲートアレイ領域９５を設け
る。しかしこのような構成をとることにより基本セル近
傍の電位供給線の電源または接地の浮きまたは落ちを抑
えることができたものの、電磁波の影響を受ける環境下
での使用では、十分に耐えることができない。第１０図
は従来の半導体集積回路装置を例えば宇宙空間など電磁
波１００の影響を受けやすい環境下で起こる磁界により
て電位供給線に生じる誘導起電力による電流と磁界との
関係を示した図である。この誘導起電力による電流が１
０１が発生するため従来では、半導体パッケージまたは
システム全体をシールドする必要があったが、この方法
ではシールドの厚さによりシールドできる電磁波の周波
数に制限があり、またシールドを完全にできずそのため
シールドから漏れた電磁波により回路が破壊されたり、
破壊されずとも回路が誤動作する可能性が高いという欠
点があった。
１．接地パッド９２を置き、これらパッドより引き出し
た厚さ１μ、幅数１００μの電源線９３、接地線９４は
、基板の外周に沿って平行に配置し、この内部に数個の
回路、例えば、ＤＣＦＬ回路方式を用いた第１の回路９
６、第２の回路９７を含むゲートアレイ領域９５を設け
る。しかしこのような構成をとることにより基本セル近
傍の電位供給線の電源または接地の浮きまたは落ちを抑
えることができたものの、電磁波の影響を受ける環境下
での使用では、十分に耐えることができない。第１０図
は従来の半導体集積回路装置を例えば宇宙空間など電磁
波１００の影響を受けやすい環境下で起こる磁界により
て電位供給線に生じる誘導起電力による電流と磁界との
関係を示した図である。この誘導起電力による電流が１
０１が発生するため従来では、半導体パッケージまたは
システム全体をシールドする必要があったが、この方法
ではシールドの厚さによりシールドできる電磁波の周波
数に制限があり、またシールドを完全にできずそのため
シールドから漏れた電磁波により回路が破壊されたり、
破壊されずとも回路が誤動作する可能性が高いという欠
点があった。
（発明が解決しようとする課題）
以上述べたように、従来のゲートアレイでは、電位供給
線の浮き及び落ちを十分に抑えることができても電磁波
に対して十分に耐えることができなかった。そこで本発
明は、全素子に対して均一な電位の供給を行いさらに電
磁波に対して十分に耐えることのできる半導体集積回路
装置を提供することを目的とする。
線の浮き及び落ちを十分に抑えることができても電磁波
に対して十分に耐えることができなかった。そこで本発
明は、全素子に対して均一な電位の供給を行いさらに電
磁波に対して十分に耐えることのできる半導体集積回路
装置を提供することを目的とする。
（課題を解決するための手段）
上記目的を達成するために本発明は半導体基板と、この
半導体基板上に設けられたゲートアレイ領域と、前記基
板上にかつ、前記ゲートアレイ領域の外周に配置され一
部切断された電位供給線と、この電位供給線に接触する
パッドとを具備することを特徴とする半導体集積回路装
置である。
半導体基板上に設けられたゲートアレイ領域と、前記基
板上にかつ、前記ゲートアレイ領域の外周に配置され一
部切断された電位供給線と、この電位供給線に接触する
パッドとを具備することを特徴とする半導体集積回路装
置である。
（作用）
電位供給線の支線を短くすることができ、全基本セルに
均一な電位を供給できる。また電位供給線は、半導体基
板上で閉じていない構造のため、チップ外より印加され
る電磁波によって電位供給線に誘導起電力が発生せず、
ＡＣあるいはパルス状の大電流が流れることはない。
均一な電位を供給できる。また電位供給線は、半導体基
板上で閉じていない構造のため、チップ外より印加され
る電磁波によって電位供給線に誘導起電力が発生せず、
ＡＣあるいはパルス状の大電流が流れることはない。
（実施例）
以下本発明の詳細を、図示の実施例によって説明する。
なお、電位供給線とは、電源線と接地線のことである。
第１図のごとく、母材をＧａＡｓとし、ゲートアレイを
ＤＣＦＬ回路方式を用い、同電位の２つの電源原電１の
電源線４、第２の電源線５間に、絶縁膜と、接続部を介
し、重ねた構造にした本発明の一実施例を示す。また、
第２図は、第１図の八−Ｂ断面を表わす図である。この
第１図、第２図を供に用いて、以下実施例の説明をする
。
ＤＣＦＬ回路方式を用い、同電位の２つの電源原電１の
電源線４、第２の電源線５間に、絶縁膜と、接続部を介
し、重ねた構造にした本発明の一実施例を示す。また、
第２図は、第１図の八−Ｂ断面を表わす図である。この
第１図、第２図を供に用いて、以下実施例の説明をする
。
ＧａＡｓ１０ｎ角の基板１上にかつ、外周近くに電源パ
ッド２、接地パッド３を設け、この電源パッドに接触す
る幅２００μ、厚み１μの第１の電源線４、第２の電源
線５とを厚さ６０００ＡＳＪＯ，の絶縁膜６、アルミの
接続部１１を介して、重ねそれぞれの電源線を、ゲート
アレイ領域７内の第１の回路８、第２の回路９へ接続す
る。
ッド２、接地パッド３を設け、この電源パッドに接触す
る幅２００μ、厚み１μの第１の電源線４、第２の電源
線５とを厚さ６０００ＡＳＪＯ，の絶縁膜６、アルミの
接続部１１を介して、重ねそれぞれの電源線を、ゲート
アレイ領域７内の第１の回路８、第２の回路９へ接続す
る。
また、接地パッド２よりのびた幅２００μ厚み１μの接
地線１０を第１の回路８、第２の回路９に接続する。こ
のとき、両電源線間には、４００ＰＦ程度の容量が得ら
れる。また、膜厚を数１０４１００ＯＡと変えることに
より、数１０〜数１００ＰＦの容量を変えることができ
る。
地線１０を第１の回路８、第２の回路９に接続する。こ
のとき、両電源線間には、４００ＰＦ程度の容量が得ら
れる。また、膜厚を数１０４１００ＯＡと変えることに
より、数１０〜数１００ＰＦの容量を変えることができ
る。
また、第１図中の回路の内部構造を、第１の回路８の内
部構造を例に上げ第３図に示す如く、電源線４に続がる
電源線の幹線３０から分れた電源線の支線３２より基本
セル３４に、電源電圧を供給し、接地線１０に続がる接
地線の幹線３１から分れた接地線の支線３３より基本セ
ル３４に接地電位を供給する。
部構造を例に上げ第３図に示す如く、電源線４に続がる
電源線の幹線３０から分れた電源線の支線３２より基本
セル３４に、電源電圧を供給し、接地線１０に続がる接
地線の幹線３１から分れた接地線の支線３３より基本セ
ル３４に接地電位を供給する。
また、第４図は、基本セル３４として用いたＤＣＦＬ回
路方式による３人力ＮＯＲゲートを示す如く、第１の入
力ゲート電極４０．第２の入力ゲート電極４１．第３の
入力ゲート電極４２０３人力のＯＲ，条件による信号に
より、出力ゲート電極４３が開閉動作をする。なお、各
ゲートの両側には、Ｎ＋型層４５、ｃ型層上には、オー
ミック電極４４が設けられ、オーミック電極４４間は、
第１層配線４６と、コンタクトホール４８で接続され、
また、入力ゲート数の設計に応じて、第２渚配線４７と
コンタクトホール４８で接続され、第２層配線４７と、
電源線の支線３２あるいは接地線の支線３３は、スルー
ホール４９で接続され、従って４つのシ目ットキバリア
電界効果トランジスタ（ＭＩＳＦＥＴ）で１つの基本セ
ルを構成する。第５図は、第４図の等両回路を示し、第
４図の第１の入力ゲート電極４０、第２の入力電極４１
、第３の入力ゲート電極４２、出力ゲート電極４３は、
それぞれ入力ｌＮ１５０、入力ＩＮＺ５１、入力１Ｎ３
５２、出力０ＵＴ５３に対応し、また、デプレッション
形ＭＥ８ＦＥＴ５４と、エンハンスメント形ＭＥＳＦＥ
Ｔ５５でＤＣＦ’Ｌ回路を構成している。なお、第１図
〜第５図まで同一部は同一符号で示した。
路方式による３人力ＮＯＲゲートを示す如く、第１の入
力ゲート電極４０．第２の入力ゲート電極４１．第３の
入力ゲート電極４２０３人力のＯＲ，条件による信号に
より、出力ゲート電極４３が開閉動作をする。なお、各
ゲートの両側には、Ｎ＋型層４５、ｃ型層上には、オー
ミック電極４４が設けられ、オーミック電極４４間は、
第１層配線４６と、コンタクトホール４８で接続され、
また、入力ゲート数の設計に応じて、第２渚配線４７と
コンタクトホール４８で接続され、第２層配線４７と、
電源線の支線３２あるいは接地線の支線３３は、スルー
ホール４９で接続され、従って４つのシ目ットキバリア
電界効果トランジスタ（ＭＩＳＦＥＴ）で１つの基本セ
ルを構成する。第５図は、第４図の等両回路を示し、第
４図の第１の入力ゲート電極４０、第２の入力電極４１
、第３の入力ゲート電極４２、出力ゲート電極４３は、
それぞれ入力ｌＮ１５０、入力ＩＮＺ５１、入力１Ｎ３
５２、出力０ＵＴ５３に対応し、また、デプレッション
形ＭＥ８ＦＥＴ５４と、エンハンスメント形ＭＥＳＦＥ
Ｔ５５でＤＣＦ’Ｌ回路を構成している。なお、第１図
〜第５図まで同一部は同一符号で示した。
以上の構成を取ることによって宇宙空間で半導体装置が
受ける数１０ＫＨｚ〜数１００ＭＨｚの電磁波に対して
、各電源線又は、接地線に誘導起電力の発生が起こらず
、そのため、装置の破壊又は、誤動作を起こすことのな
い効果がある。また、本実施例の別作用、効果をそれぞ
れ第６図、第７図を用いて説明すると、第６図に示され
るように電源線間に得られた絶縁膜による容量６１と、
接続部の抵抗６２により配線抵抗６０だけの場合に比べ
減少した回路間の抵抗によって第１の回路８、第２の回
路９間に生じる、ＡＣ的変動あるいはＤＣ的変動までも
相互に吸収する作用があり、従って、第７図に示される
ように、基本セル近傍の電源線の支線３２及び接地線の
支線３３の浮き及び落ちがほぼなくなる効果がある。第
８図は、比較のために、第９図で示す装置についての電
源電圧を示した。
受ける数１０ＫＨｚ〜数１００ＭＨｚの電磁波に対して
、各電源線又は、接地線に誘導起電力の発生が起こらず
、そのため、装置の破壊又は、誤動作を起こすことのな
い効果がある。また、本実施例の別作用、効果をそれぞ
れ第６図、第７図を用いて説明すると、第６図に示され
るように電源線間に得られた絶縁膜による容量６１と、
接続部の抵抗６２により配線抵抗６０だけの場合に比べ
減少した回路間の抵抗によって第１の回路８、第２の回
路９間に生じる、ＡＣ的変動あるいはＤＣ的変動までも
相互に吸収する作用があり、従って、第７図に示される
ように、基本セル近傍の電源線の支線３２及び接地線の
支線３３の浮き及び落ちがほぼなくなる効果がある。第
８図は、比較のために、第９図で示す装置についての電
源電圧を示した。
以上詳述してきたように本発明によれば、電位供給線の
支線は短かくでき、そのため素子に均一な電位を与える
ことができる。また、電位供給線が閉じていないので、
電磁波によって誘導起電力が発生し、装置の誤動作もし
くは、破壊をまねくことがなく、電磁波に対して十分に
耐えることのできる効果がある。
支線は短かくでき、そのため素子に均一な電位を与える
ことができる。また、電位供給線が閉じていないので、
電磁波によって誘導起電力が発生し、装置の誤動作もし
くは、破壊をまねくことがなく、電磁波に対して十分に
耐えることのできる効果がある。
第１図は、本発明の一実施例に係る装置の平面２図に示
される従来の装置の一効果を示したグラ電磁波によって
受ける影響を示す図。 １・・・基板、 ２・・・電源パッド、３・・
・接地パッド、 ４・・・第１の電源線、５・・・第
２の電源線、６・・・絶縁膜、７・・・ゲートアレイ領
域、 ８・・・第１の回路、 ９・・・第２の回路、１０・・
・接地線。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之 り ＄Ｉ 図 第Ｚ呂 ＋ Ｑ 町 第＋記 しつ ＄、５′図 ０ ４ ″ α ′廖 的 ま
される従来の装置の一効果を示したグラ電磁波によって
受ける影響を示す図。 １・・・基板、 ２・・・電源パッド、３・・
・接地パッド、 ４・・・第１の電源線、５・・・第
２の電源線、６・・・絶縁膜、７・・・ゲートアレイ領
域、 ８・・・第１の回路、 ９・・・第２の回路、１０・・
・接地線。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之 り ＄Ｉ 図 第Ｚ呂 ＋ Ｑ 町 第＋記 しつ ＄、５′図 ０ ４ ″ α ′廖 的 ま
Claims (6)
- （１）半導体基板と、この半導体基板上に設けられたゲ
ートアレイ領域と、前記基板上の前記ゲートアレイ領域
の外周に配置され一部切欠された電位供給線と、この電
位供給線に接触するパッドとを具備することを特徴とす
る半導体集積回路装置。 - （２）前記電位供給線のうち一方の電位供給線を、ゲー
トアレイ領域間に配置し、他方の電位供給線を基板の周
辺に配置したことを特徴とする請求項１記載の半導体集
積回路装置。 - （３）前記半導体基板が化合物半導体で形成されている
ことを特徴とする請求項１記載の半導体集積回路装置。 - （４）前記他方の電位供給線が、電源線であることを特
徴とする請求項２記載の半導体集積回路装置。 - （５）前記１方の電位供給線が接地線であることを特徴
とする請求項２記載の半導体集積回路装置。 - （６）前記他方の電位供給線を間に絶縁膜を介して重ね
、かつこの絶縁膜内にこの電位供給線にそれぞれ接触す
る１つ以上の導電性の接続部とを具備することを特徴と
する請求項２記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076094A JPH01251639A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63076094A JPH01251639A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01251639A true JPH01251639A (ja) | 1989-10-06 |
Family
ID=13595264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63076094A Pending JPH01251639A (ja) | 1988-03-31 | 1988-03-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01251639A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006068286A1 (en) * | 2004-12-24 | 2006-06-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2009283792A (ja) * | 2008-05-23 | 2009-12-03 | Mitsumi Electric Co Ltd | 半導体装置及び半導体集積回路装置 |
Citations (5)
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| JPS58143550A (ja) * | 1982-02-22 | 1983-08-26 | Nec Corp | 半導体装置 |
| JPS58157155A (ja) * | 1982-03-15 | 1983-09-19 | Ricoh Co Ltd | マスタスライスｌｓｉ |
| JPS61156751A (ja) * | 1984-12-28 | 1986-07-16 | Fujitsu Ltd | 半導体集積回路 |
| JPS61193467A (ja) * | 1985-02-22 | 1986-08-27 | Hitachi Ltd | 半導体集積回路装置 |
| JPS637648A (ja) * | 1986-06-27 | 1988-01-13 | Fujitsu Ltd | マイクロ波モノリシツク集積回路 |
-
1988
- 1988-03-31 JP JP63076094A patent/JPH01251639A/ja active Pending
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