JPH07283378A - ゲートアレイの配線構造 - Google Patents
ゲートアレイの配線構造Info
- Publication number
- JPH07283378A JPH07283378A JP9592594A JP9592594A JPH07283378A JP H07283378 A JPH07283378 A JP H07283378A JP 9592594 A JP9592594 A JP 9592594A JP 9592594 A JP9592594 A JP 9592594A JP H07283378 A JPH07283378 A JP H07283378A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- line
- gate array
- supply line
- supply lines
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲートアレイにおいて細線化する電源線のE
M耐性を確保することができる配線構造を提供する。 【構成】 半導体チップ10表面のゲートアレイ上に
は、所定配線幅の電源線11,12が2層構造にて格子
状に配置されている。また、電源線11,12が接続す
る主電源線13,14が半導体チップ10上の周縁部に
配置されている。そして、電源線11,12間には、電
源線11,12より配線幅が広くかつ主電源線13,1
4に接続する補強線15,16が配置されている。これ
によって、各電源線11,12を流れる電流は補強線1
5,16に向かって流れ込み、電源線11,12の電流
密度が低下する。
M耐性を確保することができる配線構造を提供する。 【構成】 半導体チップ10表面のゲートアレイ上に
は、所定配線幅の電源線11,12が2層構造にて格子
状に配置されている。また、電源線11,12が接続す
る主電源線13,14が半導体チップ10上の周縁部に
配置されている。そして、電源線11,12間には、電
源線11,12より配線幅が広くかつ主電源線13,1
4に接続する補強線15,16が配置されている。これ
によって、各電源線11,12を流れる電流は補強線1
5,16に向かって流れ込み、電源線11,12の電流
密度が低下する。
Description
【0001】
【産業上の利用分野】本発明は、ゲートアレイの配線構
造に関する。
造に関する。
【0002】
【従来の技術】ゲートアレイは、半導体チップ表面に同
一規格の基本セルを規則正しく配列してなるものであ
り、各基本セルを論理回路にしたがって配線することで
様々な機能を実現することができる。
一規格の基本セルを規則正しく配列してなるものであ
り、各基本セルを論理回路にしたがって配線することで
様々な機能を実現することができる。
【0003】図4に示すように、ゲートアレイの配線構
造は、半導体チップ40表面のゲートアレイ上にVDD,
VSSの各電源線41が交互にかつ格子状に配置される構
成になっている。これらの各電源線41は、半導体チッ
プ40上の周縁部に配置される主電源線42に接続して
いる。そして、これらの各電源線41及び主電源線42
は、半導体チップ40上に少なくとも2層構造にて配置
される。例えば、図示した配線構造が2層構造である場
合には、図中実線で示す電源線41及び主電源線42が
第1層目に配置され、図中一点鎖線で示す電源線41及
び主電源線42が第2層目に配置される。
造は、半導体チップ40表面のゲートアレイ上にVDD,
VSSの各電源線41が交互にかつ格子状に配置される構
成になっている。これらの各電源線41は、半導体チッ
プ40上の周縁部に配置される主電源線42に接続して
いる。そして、これらの各電源線41及び主電源線42
は、半導体チップ40上に少なくとも2層構造にて配置
される。例えば、図示した配線構造が2層構造である場
合には、図中実線で示す電源線41及び主電源線42が
第1層目に配置され、図中一点鎖線で示す電源線41及
び主電源線42が第2層目に配置される。
【0004】上記電源線41の配線幅wは、ゲートアレ
イの設計ルールに基づいて設定される。例えば、図5に
示すように上記電源線41間に配置される信号線51の
設計寸法幅が1.0μm程度であり、ゲートアレイの電
極取り出し部52が3.0μm毎に配置されている場合
には、電源線41の配線幅wは2.0μm程度に設定さ
れる。これによって、電源線41と、これと隣合って配
置される信号線51との短絡を防止している。
イの設計ルールに基づいて設定される。例えば、図5に
示すように上記電源線41間に配置される信号線51の
設計寸法幅が1.0μm程度であり、ゲートアレイの電
極取り出し部52が3.0μm毎に配置されている場合
には、電源線41の配線幅wは2.0μm程度に設定さ
れる。これによって、電源線41と、これと隣合って配
置される信号線51との短絡を防止している。
【0005】
【発明が解決しようとする課題】しかし、上記のゲート
アレイの配線構造には、以下のような課題があった。す
なわち、半導体装置の高集積化に伴い、上記ゲートアレ
イでは基本セル構造の微細化と基本セル数の増加とが進
行する。このため、ゲートアレイ上に配置される上記各
配線は隣合う配線との短絡を防止するために細線化する
傾向にある。一方、ゲートアレイの消費電流値は、高集
積化の前世代と次世代とでほぼ同程度になる。したがっ
て、上記電源線では、高集積化によって断面積が縮小化
されて電流密度が上昇する。そして、各電源線では、エ
レクトロマイグレーションの発生量が増加する。
アレイの配線構造には、以下のような課題があった。す
なわち、半導体装置の高集積化に伴い、上記ゲートアレ
イでは基本セル構造の微細化と基本セル数の増加とが進
行する。このため、ゲートアレイ上に配置される上記各
配線は隣合う配線との短絡を防止するために細線化する
傾向にある。一方、ゲートアレイの消費電流値は、高集
積化の前世代と次世代とでほぼ同程度になる。したがっ
て、上記電源線では、高集積化によって断面積が縮小化
されて電流密度が上昇する。そして、各電源線では、エ
レクトロマイグレーションの発生量が増加する。
【0006】ここで、エレクトロマイグレーション(以
下,EMと記す)とは、配線に電流を流した時に電流と
逆方向に金属イオンが動く現象である。上記EMが発生
した場合、配線の形状が変化する部分では金属イオンの
流れが不均一になり金属イオンの過不足が発生する。そ
して、金属イオンが過剰になる部分ではヒロックが成長
して短絡故障が生じる。また、金属イオンが不足する部
分では、ボイドが形成されて断線に至る。このような不
具合は、EMの発生量が増加することによって生じやす
くなる。
下,EMと記す)とは、配線に電流を流した時に電流と
逆方向に金属イオンが動く現象である。上記EMが発生
した場合、配線の形状が変化する部分では金属イオンの
流れが不均一になり金属イオンの過不足が発生する。そ
して、金属イオンが過剰になる部分ではヒロックが成長
して短絡故障が生じる。また、金属イオンが不足する部
分では、ボイドが形成されて断線に至る。このような不
具合は、EMの発生量が増加することによって生じやす
くなる。
【0007】そこで本発明は、ゲートアレイにおいて細
線化する電源線のEM耐性を確保することができる配線
構造を提供することを目的とする。
線化する電源線のEM耐性を確保することができる配線
構造を提供することを目的とする。
【0008】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のゲートアレイの配線構造は、以下のように
なっている。半導体チップ表面のゲートアレイ上には、
所定配線幅の電源線が少なくとも2層構造にて格子状に
配置されている。また、上記電源線が接続する主電源線
が上記半導体チップ上の周縁部に配置されている。そし
て、上記電源線間には、当該電源線より配線幅が広くか
つ上記主電源線に接続する補強線が配置されている。
めの本発明のゲートアレイの配線構造は、以下のように
なっている。半導体チップ表面のゲートアレイ上には、
所定配線幅の電源線が少なくとも2層構造にて格子状に
配置されている。また、上記電源線が接続する主電源線
が上記半導体チップ上の周縁部に配置されている。そし
て、上記電源線間には、当該電源線より配線幅が広くか
つ上記主電源線に接続する補強線が配置されている。
【0009】上記補強線は、上記ゲートアレイで使用さ
れるゲートの配置状態と上記電源線のエレクトロマイグ
レーション耐性が確保される許容電流値とに基づいて配
置される。また、この補強線は、上記ゲートアレイの消
費電流値と当該補強線を構成する配線材料のエレクトロ
マイグレーション耐性と当該補強線の膜厚とに基づいて
設定される配線幅を有している。
れるゲートの配置状態と上記電源線のエレクトロマイグ
レーション耐性が確保される許容電流値とに基づいて配
置される。また、この補強線は、上記ゲートアレイの消
費電流値と当該補強線を構成する配線材料のエレクトロ
マイグレーション耐性と当該補強線の膜厚とに基づいて
設定される配線幅を有している。
【0010】
【作用】上記ゲートアレイの配線構造では、上記電源線
間に、当該電源線より配線幅が大きくかつ上記主電源線
に接続する補強線が配置される。このため、各電源線を
流れる電流は上記補強線に向かって流れ込み、当該電源
線の電流密度が低下する。
間に、当該電源線より配線幅が大きくかつ上記主電源線
に接続する補強線が配置される。このため、各電源線を
流れる電流は上記補強線に向かって流れ込み、当該電源
線の電流密度が低下する。
【0011】
【実施例】以下、本発明の実施例を、図1のゲートアレ
イの配線図及び図2の実施例を説明する図に基づいて説
明する。図に示すように、ゲートアレイの配線構造は半
導体チップ10表面のゲートアレイ上にVDD電源線11
とVSS電源線12とが交互にかつ格子状に配置される構
成になっている。そして、半導体チップ10上の周縁部
には、各VDD電源線11が接続するVDD主電源線13
と、VSS電源線12が接続するVSS主電源線14とが配
置されている。また、上記VDD電源線11及びVSS電源
線12間には、VDD補強線15及びVSS補強線16が配
置されている。このVDD補強線15,VSS補強線16
は、上記VDD電源線11,VSS電源線12よりも配線幅
が太く設定されている。また、これらのVDD,VSS補強
線15,16は、所定の配置状態で配置されている。
尚、ここでは、VDD電源線11,VDD主電源線13及び
VDD補強線15を実線で示し、VSS電源線12,VSS主
電源線14及びVSS補強線16を一点鎖線で示してい
る。
イの配線図及び図2の実施例を説明する図に基づいて説
明する。図に示すように、ゲートアレイの配線構造は半
導体チップ10表面のゲートアレイ上にVDD電源線11
とVSS電源線12とが交互にかつ格子状に配置される構
成になっている。そして、半導体チップ10上の周縁部
には、各VDD電源線11が接続するVDD主電源線13
と、VSS電源線12が接続するVSS主電源線14とが配
置されている。また、上記VDD電源線11及びVSS電源
線12間には、VDD補強線15及びVSS補強線16が配
置されている。このVDD補強線15,VSS補強線16
は、上記VDD電源線11,VSS電源線12よりも配線幅
が太く設定されている。また、これらのVDD,VSS補強
線15,16は、所定の配置状態で配置されている。
尚、ここでは、VDD電源線11,VDD主電源線13及び
VDD補強線15を実線で示し、VSS電源線12,VSS主
電源線14及びVSS補強線16を一点鎖線で示してい
る。
【0012】上記の各線11〜16は、半導体チップ1
0上に少なくとも2層構造にて配置されている。例え
ば、図示した配線構造が2層構造である場合には、図中
横線で示す上記各線11〜16が第1層目に配置され、
図中縦線で示す上記各線が第2層目に配置される。
0上に少なくとも2層構造にて配置されている。例え
ば、図示した配線構造が2層構造である場合には、図中
横線で示す上記各線11〜16が第1層目に配置され、
図中縦線で示す上記各線が第2層目に配置される。
【0013】上記半導体チップ10表面のゲートアレイ
は、当該半導体チップ10表面に同一規格の基本セルを
規則正しく配列してなるものである。そしてこの半導体
チップ10表面には、上記基本セルの配置にしたがって
電極取り出し部21が規則正しく配置されている。上記
各基本セルは設計された回路にしたがって信号線22で
配線される。信号線22と上記基本セルとは、電極取り
出し部21に形成されるコンタクト23によって接続さ
れる。
は、当該半導体チップ10表面に同一規格の基本セルを
規則正しく配列してなるものである。そしてこの半導体
チップ10表面には、上記基本セルの配置にしたがって
電極取り出し部21が規則正しく配置されている。上記
各基本セルは設計された回路にしたがって信号線22で
配線される。信号線22と上記基本セルとは、電極取り
出し部21に形成されるコンタクト23によって接続さ
れる。
【0014】上記VDD電源線11及びVss電源線12
(以下、電源線11,12)は、上記ゲートアレイに形
成される各回路に電流を供給する配線である。これらの
電源線11,12の配線幅wは、ゲートアレイの設計ル
ールに基づいて設定される。例えば、回路を構成する信
号線22の設計寸法幅が1.0μm程度であり、電極取
り出し部21が3.0μm毎に配置されている場合に
は、電源線11,12の配線幅wは2.0μm程度に設
定される。
(以下、電源線11,12)は、上記ゲートアレイに形
成される各回路に電流を供給する配線である。これらの
電源線11,12の配線幅wは、ゲートアレイの設計ル
ールに基づいて設定される。例えば、回路を構成する信
号線22の設計寸法幅が1.0μm程度であり、電極取
り出し部21が3.0μm毎に配置されている場合に
は、電源線11,12の配線幅wは2.0μm程度に設
定される。
【0015】また、図1で示した上記VDD主電源線13
及びVss主電源線14(以下、主電源線13,14)
は、電源線11,12とVDD補強線15,VSS補強線1
6(以下、補強線15,16)に電流を供給する配線で
ある。
及びVss主電源線14(以下、主電源線13,14)
は、電源線11,12とVDD補強線15,VSS補強線1
6(以下、補強線15,16)に電流を供給する配線で
ある。
【0016】上記補強線15,16は、所定の配置状態
で配置されかつ所定の配線幅Wを有している。補強線1
5,16の配置状態は、上記ゲートアレイで使用される
ゲートの配置状態と、上記電源線11,12のエレクト
ロマイグレーション(以下、EM)耐性が確保される許
容電流値iとに基づいて設定される。ここで、上記許容
電流値iは、電源線11,12を構成する配線材料のE
M耐性r(A/cm2 )と電源線11,12の断面積a
(cm2 )とを乗じた値である。例えば、アルミニウム
系の配線材料では、EM耐性r=1〜2×105 A/c
m2 である。そこで、電源線11,12が、幅w=2.
0μm,膜厚t=1.0μmで形成されている場合、上
記許容電流値iは、i=2〜4mAになる。このため、
この許容電流値iが、例えば上記ゲートアレイの100
kゲート分程度で消費される電流値に相当する場合、ゲ
ートアレイで使用されるゲートの内の100kゲート分
を囲むように補強線15,16を配置する。但し、この
場合において、上記100kゲートの中に使用効率の低
いゲートが含まれている部分では、補強線15,16で
囲むゲート数を多めに設定することができる。
で配置されかつ所定の配線幅Wを有している。補強線1
5,16の配置状態は、上記ゲートアレイで使用される
ゲートの配置状態と、上記電源線11,12のエレクト
ロマイグレーション(以下、EM)耐性が確保される許
容電流値iとに基づいて設定される。ここで、上記許容
電流値iは、電源線11,12を構成する配線材料のE
M耐性r(A/cm2 )と電源線11,12の断面積a
(cm2 )とを乗じた値である。例えば、アルミニウム
系の配線材料では、EM耐性r=1〜2×105 A/c
m2 である。そこで、電源線11,12が、幅w=2.
0μm,膜厚t=1.0μmで形成されている場合、上
記許容電流値iは、i=2〜4mAになる。このため、
この許容電流値iが、例えば上記ゲートアレイの100
kゲート分程度で消費される電流値に相当する場合、ゲ
ートアレイで使用されるゲートの内の100kゲート分
を囲むように補強線15,16を配置する。但し、この
場合において、上記100kゲートの中に使用効率の低
いゲートが含まれている部分では、補強線15,16で
囲むゲート数を多めに設定することができる。
【0017】また、補強線15,16の配線幅Wは、上
記ゲートアレイの消費電流値Iと当該補強線15,16
を構成する配線材料のエレクトロマイグレーション耐性
Rと当該補強線15,16の膜厚tとに基づいて設定さ
れる。ここで、EM耐性Rは、上記のように単位断面積
当たりの許容電流値で表される。このため、例えばゲー
トアレイ全体の消費電流値Iに対してEM耐性を確保で
きるように補強電源線15,16の配線幅Wを設定する
場合、W>I/(t×R)となるWを採用する。
記ゲートアレイの消費電流値Iと当該補強線15,16
を構成する配線材料のエレクトロマイグレーション耐性
Rと当該補強線15,16の膜厚tとに基づいて設定さ
れる。ここで、EM耐性Rは、上記のように単位断面積
当たりの許容電流値で表される。このため、例えばゲー
トアレイ全体の消費電流値Iに対してEM耐性を確保で
きるように補強電源線15,16の配線幅Wを設定する
場合、W>I/(t×R)となるWを採用する。
【0018】上記のゲートアレイの配線構造では、各電
源線11,12を流れる電流は、より配線幅の太い補強
線15,16に向かって流れ込む。このため、各電源線
11,12の電流密度は低下する。また、補強線15,
16の配置状態は、各電源線11,12のEM耐性が確
保される許容電流値iに基づいて上記のように設定され
る。したがって、電源線11,12の電流密度は、当該
電源線11,12のEM耐性が確保できる程度まで低下
する。さらに、補強線15,16の配線幅Wは上記のよ
うに設定されるため、当該補強線15,16のEM耐性
は確保される。
源線11,12を流れる電流は、より配線幅の太い補強
線15,16に向かって流れ込む。このため、各電源線
11,12の電流密度は低下する。また、補強線15,
16の配置状態は、各電源線11,12のEM耐性が確
保される許容電流値iに基づいて上記のように設定され
る。したがって、電源線11,12の電流密度は、当該
電源線11,12のEM耐性が確保できる程度まで低下
する。さらに、補強線15,16の配線幅Wは上記のよ
うに設定されるため、当該補強線15,16のEM耐性
は確保される。
【0019】尚、本発明のゲートアレイの配線構造は、
図1に示すものに限られるものではない。例えば、図3
に示すような配線構造でも良い。この場合、各補強線3
5,36で同一数のゲートが囲まれる。このような配線
構造は、ゲートアレイで使用されるゲートの面内分布が
分散している場合に適する。また、ゲートアレイで使用
されるゲートの面内分布が偏っている場合には、使用さ
れるゲートが配置されている部分を囲むように上記補強
線35,36を配置すれば良い。
図1に示すものに限られるものではない。例えば、図3
に示すような配線構造でも良い。この場合、各補強線3
5,36で同一数のゲートが囲まれる。このような配線
構造は、ゲートアレイで使用されるゲートの面内分布が
分散している場合に適する。また、ゲートアレイで使用
されるゲートの面内分布が偏っている場合には、使用さ
れるゲートが配置されている部分を囲むように上記補強
線35,36を配置すれば良い。
【0020】
【発明の効果】以上説明したように、本発明のゲートア
レイの配線構造によれば、電源線間に当該電源線より配
線幅が大きくかつ主電源線に接続する補強線を配置して
各電源線を流れる電流が補強線に流れ込むようにしたの
で、電源線の電流密度を低下させることができる。した
がって、ゲートアレイにおいて細線化する電源線のエレ
クトロマイグレーション耐性を向上させることができ
る。
レイの配線構造によれば、電源線間に当該電源線より配
線幅が大きくかつ主電源線に接続する補強線を配置して
各電源線を流れる電流が補強線に流れ込むようにしたの
で、電源線の電流密度を低下させることができる。した
がって、ゲートアレイにおいて細線化する電源線のエレ
クトロマイグレーション耐性を向上させることができ
る。
【図1】実施例の配線構造図である。
【図2】実施例を説明する図である。
【図3】その他の配線構造図である。
【図4】従来例の配線構造図である。
【図5】従来例を説明する図である。
10 半導体チップ 11 VDD電源線(電源線) 12 VSS電源線(電源線) 13 VDD主電源線(主電源線) 14 VSS主電源線(主電源線) 15 VDD補強線(補強線) 16 VSS補強線(補強線) w 電源線の配線幅 W 補強線の配線幅
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/88 Z
Claims (2)
- 【請求項1】 半導体チップ表面のゲートアレイ上に所
定配線幅の電源線が少なくとも2層構造にて格子状に配
置され、かつ前記電源線が接続する主電源線が前記半導
体チップ上の周縁部に配置されているゲートアレイの配
線構造において、 前記電源線間には、当該電源線より配線幅が広くかつ前
記主電源線に接続する補強線が配置されていることを特
徴とするゲートアレイの配線構造。 - 【請求項2】 請求項1記載のゲートアレイの配線構造
において、 前記補強線は、前記ゲートアレイで使用されるゲートの
配置状態と前記電源線のエレクトロマイグレーション耐
性が確保される許容電流値とに基づいて配置され、かつ
前記ゲートアレイの消費電流値と当該補強線を構成する
配線材料のエレクトロマイグレーション耐性と当該補強
線の膜厚とに基づいて設定される配線幅を有することを
特徴とするゲートアレイの配線構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9592594A JPH07283378A (ja) | 1994-04-08 | 1994-04-08 | ゲートアレイの配線構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9592594A JPH07283378A (ja) | 1994-04-08 | 1994-04-08 | ゲートアレイの配線構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07283378A true JPH07283378A (ja) | 1995-10-27 |
Family
ID=14150861
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9592594A Pending JPH07283378A (ja) | 1994-04-08 | 1994-04-08 | ゲートアレイの配線構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07283378A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7364939B2 (en) | 1997-08-21 | 2008-04-29 | Seiko Epson Corporation | Active matrix display device |
US7397451B2 (en) | 1997-07-02 | 2008-07-08 | Seiko Epson Corporation | Display apparatus |
US7855579B2 (en) | 2005-11-25 | 2010-12-21 | Panasonic Corporation | Semiconductor integrated circuit and design method thereof |
-
1994
- 1994-04-08 JP JP9592594A patent/JPH07283378A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7397451B2 (en) | 1997-07-02 | 2008-07-08 | Seiko Epson Corporation | Display apparatus |
US7460094B2 (en) | 1997-07-02 | 2008-12-02 | Seiko Epson Corporation | Display apparatus |
US8803773B2 (en) | 1997-07-02 | 2014-08-12 | Intellectual Keystone Technology Llc | Display apparatus |
US7364939B2 (en) | 1997-08-21 | 2008-04-29 | Seiko Epson Corporation | Active matrix display device |
US7855579B2 (en) | 2005-11-25 | 2010-12-21 | Panasonic Corporation | Semiconductor integrated circuit and design method thereof |
US8151238B2 (en) | 2005-11-25 | 2012-04-03 | Panasonic Corporation | Semiconductor integrated circuit and design method thereof |
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