JPH07283378A - ゲートアレイの配線構造 - Google Patents
ゲートアレイの配線構造Info
- Publication number
- JPH07283378A JPH07283378A JP9592594A JP9592594A JPH07283378A JP H07283378 A JPH07283378 A JP H07283378A JP 9592594 A JP9592594 A JP 9592594A JP 9592594 A JP9592594 A JP 9592594A JP H07283378 A JPH07283378 A JP H07283378A
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- JP
- Japan
- Prior art keywords
- power supply
- line
- gate array
- supply line
- supply lines
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ゲートアレイにおいて細線化する電源線のＥ
Ｍ耐性を確保することができる配線構造を提供する。 【構成】 半導体チップ１０表面のゲートアレイ上に
は、所定配線幅の電源線１１，１２が２層構造にて格子
状に配置されている。また、電源線１１，１２が接続す
る主電源線１３，１４が半導体チップ１０上の周縁部に
配置されている。そして、電源線１１，１２間には、電
源線１１，１２より配線幅が広くかつ主電源線１３，１
４に接続する補強線１５，１６が配置されている。これ
によって、各電源線１１，１２を流れる電流は補強線１
５，１６に向かって流れ込み、電源線１１，１２の電流
密度が低下する。
Ｍ耐性を確保することができる配線構造を提供する。 【構成】 半導体チップ１０表面のゲートアレイ上に
は、所定配線幅の電源線１１，１２が２層構造にて格子
状に配置されている。また、電源線１１，１２が接続す
る主電源線１３，１４が半導体チップ１０上の周縁部に
配置されている。そして、電源線１１，１２間には、電
源線１１，１２より配線幅が広くかつ主電源線１３，１
４に接続する補強線１５，１６が配置されている。これ
によって、各電源線１１，１２を流れる電流は補強線１
５，１６に向かって流れ込み、電源線１１，１２の電流
密度が低下する。
Description
【０００１】
【産業上の利用分野】本発明は、ゲートアレイの配線構
造に関する。
造に関する。
【０００２】
【従来の技術】ゲートアレイは、半導体チップ表面に同
一規格の基本セルを規則正しく配列してなるものであ
り、各基本セルを論理回路にしたがって配線することで
様々な機能を実現することができる。
一規格の基本セルを規則正しく配列してなるものであ
り、各基本セルを論理回路にしたがって配線することで
様々な機能を実現することができる。
【０００３】図４に示すように、ゲートアレイの配線構
造は、半導体チップ４０表面のゲートアレイ上にＶDD，
ＶSSの各電源線４１が交互にかつ格子状に配置される構
成になっている。これらの各電源線４１は、半導体チッ
プ４０上の周縁部に配置される主電源線４２に接続して
いる。そして、これらの各電源線４１及び主電源線４２
は、半導体チップ４０上に少なくとも２層構造にて配置
される。例えば、図示した配線構造が２層構造である場
合には、図中実線で示す電源線４１及び主電源線４２が
第１層目に配置され、図中一点鎖線で示す電源線４１及
び主電源線４２が第２層目に配置される。
造は、半導体チップ４０表面のゲートアレイ上にＶDD，
ＶSSの各電源線４１が交互にかつ格子状に配置される構
成になっている。これらの各電源線４１は、半導体チッ
プ４０上の周縁部に配置される主電源線４２に接続して
いる。そして、これらの各電源線４１及び主電源線４２
は、半導体チップ４０上に少なくとも２層構造にて配置
される。例えば、図示した配線構造が２層構造である場
合には、図中実線で示す電源線４１及び主電源線４２が
第１層目に配置され、図中一点鎖線で示す電源線４１及
び主電源線４２が第２層目に配置される。
【０００４】上記電源線４１の配線幅ｗは、ゲートアレ
イの設計ルールに基づいて設定される。例えば、図５に
示すように上記電源線４１間に配置される信号線５１の
設計寸法幅が１．０μｍ程度であり、ゲートアレイの電
極取り出し部５２が３．０μｍ毎に配置されている場合
には、電源線４１の配線幅ｗは２．０μｍ程度に設定さ
れる。これによって、電源線４１と、これと隣合って配
置される信号線５１との短絡を防止している。
イの設計ルールに基づいて設定される。例えば、図５に
示すように上記電源線４１間に配置される信号線５１の
設計寸法幅が１．０μｍ程度であり、ゲートアレイの電
極取り出し部５２が３．０μｍ毎に配置されている場合
には、電源線４１の配線幅ｗは２．０μｍ程度に設定さ
れる。これによって、電源線４１と、これと隣合って配
置される信号線５１との短絡を防止している。
【０００５】
【発明が解決しようとする課題】しかし、上記のゲート
アレイの配線構造には、以下のような課題があった。す
なわち、半導体装置の高集積化に伴い、上記ゲートアレ
イでは基本セル構造の微細化と基本セル数の増加とが進
行する。このため、ゲートアレイ上に配置される上記各
配線は隣合う配線との短絡を防止するために細線化する
傾向にある。一方、ゲートアレイの消費電流値は、高集
積化の前世代と次世代とでほぼ同程度になる。したがっ
て、上記電源線では、高集積化によって断面積が縮小化
されて電流密度が上昇する。そして、各電源線では、エ
レクトロマイグレーションの発生量が増加する。
アレイの配線構造には、以下のような課題があった。す
なわち、半導体装置の高集積化に伴い、上記ゲートアレ
イでは基本セル構造の微細化と基本セル数の増加とが進
行する。このため、ゲートアレイ上に配置される上記各
配線は隣合う配線との短絡を防止するために細線化する
傾向にある。一方、ゲートアレイの消費電流値は、高集
積化の前世代と次世代とでほぼ同程度になる。したがっ
て、上記電源線では、高集積化によって断面積が縮小化
されて電流密度が上昇する。そして、各電源線では、エ
レクトロマイグレーションの発生量が増加する。
【０００６】ここで、エレクトロマイグレーション（以
下，ＥＭと記す）とは、配線に電流を流した時に電流と
逆方向に金属イオンが動く現象である。上記ＥＭが発生
した場合、配線の形状が変化する部分では金属イオンの
流れが不均一になり金属イオンの過不足が発生する。そ
して、金属イオンが過剰になる部分ではヒロックが成長
して短絡故障が生じる。また、金属イオンが不足する部
分では、ボイドが形成されて断線に至る。このような不
具合は、ＥＭの発生量が増加することによって生じやす
くなる。
下，ＥＭと記す）とは、配線に電流を流した時に電流と
逆方向に金属イオンが動く現象である。上記ＥＭが発生
した場合、配線の形状が変化する部分では金属イオンの
流れが不均一になり金属イオンの過不足が発生する。そ
して、金属イオンが過剰になる部分ではヒロックが成長
して短絡故障が生じる。また、金属イオンが不足する部
分では、ボイドが形成されて断線に至る。このような不
具合は、ＥＭの発生量が増加することによって生じやす
くなる。
【０００７】そこで本発明は、ゲートアレイにおいて細
線化する電源線のＥＭ耐性を確保することができる配線
構造を提供することを目的とする。
線化する電源線のＥＭ耐性を確保することができる配線
構造を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明のゲートアレイの配線構造は、以下のように
なっている。半導体チップ表面のゲートアレイ上には、
所定配線幅の電源線が少なくとも２層構造にて格子状に
配置されている。また、上記電源線が接続する主電源線
が上記半導体チップ上の周縁部に配置されている。そし
て、上記電源線間には、当該電源線より配線幅が広くか
つ上記主電源線に接続する補強線が配置されている。
めの本発明のゲートアレイの配線構造は、以下のように
なっている。半導体チップ表面のゲートアレイ上には、
所定配線幅の電源線が少なくとも２層構造にて格子状に
配置されている。また、上記電源線が接続する主電源線
が上記半導体チップ上の周縁部に配置されている。そし
て、上記電源線間には、当該電源線より配線幅が広くか
つ上記主電源線に接続する補強線が配置されている。
【０００９】上記補強線は、上記ゲートアレイで使用さ
れるゲートの配置状態と上記電源線のエレクトロマイグ
レーション耐性が確保される許容電流値とに基づいて配
置される。また、この補強線は、上記ゲートアレイの消
費電流値と当該補強線を構成する配線材料のエレクトロ
マイグレーション耐性と当該補強線の膜厚とに基づいて
設定される配線幅を有している。
れるゲートの配置状態と上記電源線のエレクトロマイグ
レーション耐性が確保される許容電流値とに基づいて配
置される。また、この補強線は、上記ゲートアレイの消
費電流値と当該補強線を構成する配線材料のエレクトロ
マイグレーション耐性と当該補強線の膜厚とに基づいて
設定される配線幅を有している。
【００１０】
【作用】上記ゲートアレイの配線構造では、上記電源線
間に、当該電源線より配線幅が大きくかつ上記主電源線
に接続する補強線が配置される。このため、各電源線を
流れる電流は上記補強線に向かって流れ込み、当該電源
線の電流密度が低下する。
間に、当該電源線より配線幅が大きくかつ上記主電源線
に接続する補強線が配置される。このため、各電源線を
流れる電流は上記補強線に向かって流れ込み、当該電源
線の電流密度が低下する。
【００１１】
【実施例】以下、本発明の実施例を、図１のゲートアレ
イの配線図及び図２の実施例を説明する図に基づいて説
明する。図に示すように、ゲートアレイの配線構造は半
導体チップ１０表面のゲートアレイ上にＶDD電源線１１
とＶSS電源線１２とが交互にかつ格子状に配置される構
成になっている。そして、半導体チップ１０上の周縁部
には、各ＶDD電源線１１が接続するＶDD主電源線１３
と、ＶSS電源線１２が接続するＶSS主電源線１４とが配
置されている。また、上記ＶDD電源線１１及びＶSS電源
線１２間には、ＶDD補強線１５及びＶSS補強線１６が配
置されている。このＶDD補強線１５，ＶSS補強線１６
は、上記ＶDD電源線１１，ＶSS電源線１２よりも配線幅
が太く設定されている。また、これらのＶDD，ＶSS補強
線１５，１６は、所定の配置状態で配置されている。
尚、ここでは、ＶDD電源線１１，ＶDD主電源線１３及び
ＶDD補強線１５を実線で示し、ＶSS電源線１２，ＶSS主
電源線１４及びＶSS補強線１６を一点鎖線で示してい
る。
イの配線図及び図２の実施例を説明する図に基づいて説
明する。図に示すように、ゲートアレイの配線構造は半
導体チップ１０表面のゲートアレイ上にＶDD電源線１１
とＶSS電源線１２とが交互にかつ格子状に配置される構
成になっている。そして、半導体チップ１０上の周縁部
には、各ＶDD電源線１１が接続するＶDD主電源線１３
と、ＶSS電源線１２が接続するＶSS主電源線１４とが配
置されている。また、上記ＶDD電源線１１及びＶSS電源
線１２間には、ＶDD補強線１５及びＶSS補強線１６が配
置されている。このＶDD補強線１５，ＶSS補強線１６
は、上記ＶDD電源線１１，ＶSS電源線１２よりも配線幅
が太く設定されている。また、これらのＶDD，ＶSS補強
線１５，１６は、所定の配置状態で配置されている。
尚、ここでは、ＶDD電源線１１，ＶDD主電源線１３及び
ＶDD補強線１５を実線で示し、ＶSS電源線１２，ＶSS主
電源線１４及びＶSS補強線１６を一点鎖線で示してい
る。
【００１２】上記の各線１１〜１６は、半導体チップ１
０上に少なくとも２層構造にて配置されている。例え
ば、図示した配線構造が２層構造である場合には、図中
横線で示す上記各線１１〜１６が第１層目に配置され、
図中縦線で示す上記各線が第２層目に配置される。
０上に少なくとも２層構造にて配置されている。例え
ば、図示した配線構造が２層構造である場合には、図中
横線で示す上記各線１１〜１６が第１層目に配置され、
図中縦線で示す上記各線が第２層目に配置される。
【００１３】上記半導体チップ１０表面のゲートアレイ
は、当該半導体チップ１０表面に同一規格の基本セルを
規則正しく配列してなるものである。そしてこの半導体
チップ１０表面には、上記基本セルの配置にしたがって
電極取り出し部２１が規則正しく配置されている。上記
各基本セルは設計された回路にしたがって信号線２２で
配線される。信号線２２と上記基本セルとは、電極取り
出し部２１に形成されるコンタクト２３によって接続さ
れる。
は、当該半導体チップ１０表面に同一規格の基本セルを
規則正しく配列してなるものである。そしてこの半導体
チップ１０表面には、上記基本セルの配置にしたがって
電極取り出し部２１が規則正しく配置されている。上記
各基本セルは設計された回路にしたがって信号線２２で
配線される。信号線２２と上記基本セルとは、電極取り
出し部２１に形成されるコンタクト２３によって接続さ
れる。
【００１４】上記ＶDD電源線１１及びＶss電源線１２
（以下、電源線１１，１２）は、上記ゲートアレイに形
成される各回路に電流を供給する配線である。これらの
電源線１１，１２の配線幅ｗは、ゲートアレイの設計ル
ールに基づいて設定される。例えば、回路を構成する信
号線２２の設計寸法幅が１．０μｍ程度であり、電極取
り出し部２１が３．０μｍ毎に配置されている場合に
は、電源線１１，１２の配線幅ｗは２．０μｍ程度に設
定される。
（以下、電源線１１，１２）は、上記ゲートアレイに形
成される各回路に電流を供給する配線である。これらの
電源線１１，１２の配線幅ｗは、ゲートアレイの設計ル
ールに基づいて設定される。例えば、回路を構成する信
号線２２の設計寸法幅が１．０μｍ程度であり、電極取
り出し部２１が３．０μｍ毎に配置されている場合に
は、電源線１１，１２の配線幅ｗは２．０μｍ程度に設
定される。
【００１５】また、図１で示した上記ＶDD主電源線１３
及びＶss主電源線１４（以下、主電源線１３，１４）
は、電源線１１，１２とＶDD補強線１５，ＶSS補強線１
６（以下、補強線１５，１６）に電流を供給する配線で
ある。
及びＶss主電源線１４（以下、主電源線１３，１４）
は、電源線１１，１２とＶDD補強線１５，ＶSS補強線１
６（以下、補強線１５，１６）に電流を供給する配線で
ある。
【００１６】上記補強線１５，１６は、所定の配置状態
で配置されかつ所定の配線幅Ｗを有している。補強線１
５，１６の配置状態は、上記ゲートアレイで使用される
ゲートの配置状態と、上記電源線１１，１２のエレクト
ロマイグレーション（以下、ＥＭ）耐性が確保される許
容電流値ｉとに基づいて設定される。ここで、上記許容
電流値ｉは、電源線１１，１２を構成する配線材料のＥ
Ｍ耐性ｒ（Ａ／ｃｍ2 ）と電源線１１，１２の断面積ａ
（ｃｍ2 ）とを乗じた値である。例えば、アルミニウム
系の配線材料では、ＥＭ耐性ｒ＝１〜２×１０5 Ａ／ｃ
ｍ2 である。そこで、電源線１１，１２が、幅ｗ＝２．
０μｍ，膜厚ｔ＝１．０μｍで形成されている場合、上
記許容電流値ｉは、ｉ＝２〜４ｍＡになる。このため、
この許容電流値ｉが、例えば上記ゲートアレイの１００
ｋゲート分程度で消費される電流値に相当する場合、ゲ
ートアレイで使用されるゲートの内の１００ｋゲート分
を囲むように補強線１５，１６を配置する。但し、この
場合において、上記１００ｋゲートの中に使用効率の低
いゲートが含まれている部分では、補強線１５，１６で
囲むゲート数を多めに設定することができる。
で配置されかつ所定の配線幅Ｗを有している。補強線１
５，１６の配置状態は、上記ゲートアレイで使用される
ゲートの配置状態と、上記電源線１１，１２のエレクト
ロマイグレーション（以下、ＥＭ）耐性が確保される許
容電流値ｉとに基づいて設定される。ここで、上記許容
電流値ｉは、電源線１１，１２を構成する配線材料のＥ
Ｍ耐性ｒ（Ａ／ｃｍ2 ）と電源線１１，１２の断面積ａ
（ｃｍ2 ）とを乗じた値である。例えば、アルミニウム
系の配線材料では、ＥＭ耐性ｒ＝１〜２×１０5 Ａ／ｃ
ｍ2 である。そこで、電源線１１，１２が、幅ｗ＝２．
０μｍ，膜厚ｔ＝１．０μｍで形成されている場合、上
記許容電流値ｉは、ｉ＝２〜４ｍＡになる。このため、
この許容電流値ｉが、例えば上記ゲートアレイの１００
ｋゲート分程度で消費される電流値に相当する場合、ゲ
ートアレイで使用されるゲートの内の１００ｋゲート分
を囲むように補強線１５，１６を配置する。但し、この
場合において、上記１００ｋゲートの中に使用効率の低
いゲートが含まれている部分では、補強線１５，１６で
囲むゲート数を多めに設定することができる。
【００１７】また、補強線１５，１６の配線幅Ｗは、上
記ゲートアレイの消費電流値Ｉと当該補強線１５，１６
を構成する配線材料のエレクトロマイグレーション耐性
Ｒと当該補強線１５，１６の膜厚ｔとに基づいて設定さ
れる。ここで、ＥＭ耐性Ｒは、上記のように単位断面積
当たりの許容電流値で表される。このため、例えばゲー
トアレイ全体の消費電流値Ｉに対してＥＭ耐性を確保で
きるように補強電源線１５，１６の配線幅Ｗを設定する
場合、Ｗ＞Ｉ／（ｔ×Ｒ）となるＷを採用する。
記ゲートアレイの消費電流値Ｉと当該補強線１５，１６
を構成する配線材料のエレクトロマイグレーション耐性
Ｒと当該補強線１５，１６の膜厚ｔとに基づいて設定さ
れる。ここで、ＥＭ耐性Ｒは、上記のように単位断面積
当たりの許容電流値で表される。このため、例えばゲー
トアレイ全体の消費電流値Ｉに対してＥＭ耐性を確保で
きるように補強電源線１５，１６の配線幅Ｗを設定する
場合、Ｗ＞Ｉ／（ｔ×Ｒ）となるＷを採用する。
【００１８】上記のゲートアレイの配線構造では、各電
源線１１，１２を流れる電流は、より配線幅の太い補強
線１５，１６に向かって流れ込む。このため、各電源線
１１，１２の電流密度は低下する。また、補強線１５，
１６の配置状態は、各電源線１１，１２のＥＭ耐性が確
保される許容電流値ｉに基づいて上記のように設定され
る。したがって、電源線１１，１２の電流密度は、当該
電源線１１，１２のＥＭ耐性が確保できる程度まで低下
する。さらに、補強線１５，１６の配線幅Ｗは上記のよ
うに設定されるため、当該補強線１５，１６のＥＭ耐性
は確保される。
源線１１，１２を流れる電流は、より配線幅の太い補強
線１５，１６に向かって流れ込む。このため、各電源線
１１，１２の電流密度は低下する。また、補強線１５，
１６の配置状態は、各電源線１１，１２のＥＭ耐性が確
保される許容電流値ｉに基づいて上記のように設定され
る。したがって、電源線１１，１２の電流密度は、当該
電源線１１，１２のＥＭ耐性が確保できる程度まで低下
する。さらに、補強線１５，１６の配線幅Ｗは上記のよ
うに設定されるため、当該補強線１５，１６のＥＭ耐性
は確保される。
【００１９】尚、本発明のゲートアレイの配線構造は、
図１に示すものに限られるものではない。例えば、図３
に示すような配線構造でも良い。この場合、各補強線３
５，３６で同一数のゲートが囲まれる。このような配線
構造は、ゲートアレイで使用されるゲートの面内分布が
分散している場合に適する。また、ゲートアレイで使用
されるゲートの面内分布が偏っている場合には、使用さ
れるゲートが配置されている部分を囲むように上記補強
線３５，３６を配置すれば良い。
図１に示すものに限られるものではない。例えば、図３
に示すような配線構造でも良い。この場合、各補強線３
５，３６で同一数のゲートが囲まれる。このような配線
構造は、ゲートアレイで使用されるゲートの面内分布が
分散している場合に適する。また、ゲートアレイで使用
されるゲートの面内分布が偏っている場合には、使用さ
れるゲートが配置されている部分を囲むように上記補強
線３５，３６を配置すれば良い。
【００２０】
【発明の効果】以上説明したように、本発明のゲートア
レイの配線構造によれば、電源線間に当該電源線より配
線幅が大きくかつ主電源線に接続する補強線を配置して
各電源線を流れる電流が補強線に流れ込むようにしたの
で、電源線の電流密度を低下させることができる。した
がって、ゲートアレイにおいて細線化する電源線のエレ
クトロマイグレーション耐性を向上させることができ
る。
レイの配線構造によれば、電源線間に当該電源線より配
線幅が大きくかつ主電源線に接続する補強線を配置して
各電源線を流れる電流が補強線に流れ込むようにしたの
で、電源線の電流密度を低下させることができる。した
がって、ゲートアレイにおいて細線化する電源線のエレ
クトロマイグレーション耐性を向上させることができ
る。
【図１】実施例の配線構造図である。
【図２】実施例を説明する図である。
【図３】その他の配線構造図である。
【図４】従来例の配線構造図である。
【図５】従来例を説明する図である。
１０ 半導体チップ １１ ＶDD電源線（電源線） １２ ＶSS電源線（電源線） １３ ＶDD主電源線（主電源線） １４ ＶSS主電源線（主電源線） １５ ＶDD補強線（補強線） １６ ＶSS補強線（補強線） ｗ 電源線の配線幅 Ｗ 補強線の配線幅
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/88 Ｚ
Claims (2)
- 【請求項１】 半導体チップ表面のゲートアレイ上に所
定配線幅の電源線が少なくとも２層構造にて格子状に配
置され、かつ前記電源線が接続する主電源線が前記半導
体チップ上の周縁部に配置されているゲートアレイの配
線構造において、 前記電源線間には、当該電源線より配線幅が広くかつ前
記主電源線に接続する補強線が配置されていることを特
徴とするゲートアレイの配線構造。 - 【請求項２】 請求項１記載のゲートアレイの配線構造
において、 前記補強線は、前記ゲートアレイで使用されるゲートの
配置状態と前記電源線のエレクトロマイグレーション耐
性が確保される許容電流値とに基づいて配置され、かつ
前記ゲートアレイの消費電流値と当該補強線を構成する
配線材料のエレクトロマイグレーション耐性と当該補強
線の膜厚とに基づいて設定される配線幅を有することを
特徴とするゲートアレイの配線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9592594A JPH07283378A (ja) | 1994-04-08 | 1994-04-08 | ゲートアレイの配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9592594A JPH07283378A (ja) | 1994-04-08 | 1994-04-08 | ゲートアレイの配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283378A true JPH07283378A (ja) | 1995-10-27 |
Family
ID=14150861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9592594A Pending JPH07283378A (ja) | 1994-04-08 | 1994-04-08 | ゲートアレイの配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283378A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7364939B2 (en) | 1997-08-21 | 2008-04-29 | Seiko Epson Corporation | Active matrix display device |
| US7397451B2 (en) | 1997-07-02 | 2008-07-08 | Seiko Epson Corporation | Display apparatus |
| US7855579B2 (en) | 2005-11-25 | 2010-12-21 | Panasonic Corporation | Semiconductor integrated circuit and design method thereof |
-
1994
- 1994-04-08 JP JP9592594A patent/JPH07283378A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7397451B2 (en) | 1997-07-02 | 2008-07-08 | Seiko Epson Corporation | Display apparatus |
| US7460094B2 (en) | 1997-07-02 | 2008-12-02 | Seiko Epson Corporation | Display apparatus |
| US8803773B2 (en) | 1997-07-02 | 2014-08-12 | Intellectual Keystone Technology Llc | Display apparatus |
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