JPH0448778A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0448778A JPH0448778A JP15786190A JP15786190A JPH0448778A JP H0448778 A JPH0448778 A JP H0448778A JP 15786190 A JP15786190 A JP 15786190A JP 15786190 A JP15786190 A JP 15786190A JP H0448778 A JPH0448778 A JP H0448778A
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- signal lines
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000002184 metal Substances 0.000 claims abstract description 35
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- 241000282414 Homo sapiens Species 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレイにおいて、クロックのスキュー
を低減し、結果としてＬＳＩの高速化を実現するための
技術に関するものであり・、特に、敷詰め方式と呼ばれ
るゲートアレイに有用な技術に関するものである。
を低減し、結果としてＬＳＩの高速化を実現するための
技術に関するものであり・、特に、敷詰め方式と呼ばれ
るゲートアレイに有用な技術に関するものである。
第３図は、文献「電子通信学会技術研究報告■ＬＤ８９
−１０３．４７〜５２頁」に示された従来のゲートアレ
イでのクロック分配実現例を示すパターン図である。
−１０３．４７〜５２頁」に示された従来のゲートアレ
イでのクロック分配実現例を示すパターン図である。
第３図において、Ａは外部クロック信号ａが入力される
クロック入力端子、２はクロックドライバ、３はクロッ
クレシーバ、４はクロックレシーバ３の出力とクロック
ドライバ２の入力とを接続するレシーバ・ドライバ接続
配線、ＩＣはクロックドライバ２の出力に接続された通
常信号配線より太い第２層金属によるクロック信号線、
ＩＡはクロツタ信号１１ｃにスルーホールを介して接続
された第１層金属によるクロック信号線、ＩＢはクロッ
ク信号線ＩＡにスルーホールを介して接続された第２層
金属によるクロック信号線、ＩＤはクロック信号、％ｉ
ｌＢ、ＩＣにスルーホールを介して接続された第１層金
属配線によるクロック支線、ＩＥはクロック支線ＩＤか
らスルーホールを介して接続された第２層金属配線によ
るクロック信号線、５ａはフリップフロツブ等の順序回
路、５ｂは組合せ回路、６は内部セル５ａ、５ｂの領域
に電源を供給する第２層金属による第２層電源配線、７
は入出力バッファ領域である。上記クロック信号線ＩＡ
とＩＢはリング状の配線を構成し、クロック信号ｍｌＥ
は、クロック支Ｔ／１ＡＩＤと順序回路５ａの入出力端
子とを接続する。また、クロック信号線ＩＡとＩＢ、ク
ロック信号線ＩＣ，クロック支線ＩＤおよびクロック信
号＊ＩＥはクロック信号配線を構成する。
クロック入力端子、２はクロックドライバ、３はクロッ
クレシーバ、４はクロックレシーバ３の出力とクロック
ドライバ２の入力とを接続するレシーバ・ドライバ接続
配線、ＩＣはクロックドライバ２の出力に接続された通
常信号配線より太い第２層金属によるクロック信号線、
ＩＡはクロツタ信号１１ｃにスルーホールを介して接続
された第１層金属によるクロック信号線、ＩＢはクロッ
ク信号線ＩＡにスルーホールを介して接続された第２層
金属によるクロック信号線、ＩＤはクロック信号、％ｉ
ｌＢ、ＩＣにスルーホールを介して接続された第１層金
属配線によるクロック支線、ＩＥはクロック支線ＩＤか
らスルーホールを介して接続された第２層金属配線によ
るクロック信号線、５ａはフリップフロツブ等の順序回
路、５ｂは組合せ回路、６は内部セル５ａ、５ｂの領域
に電源を供給する第２層金属による第２層電源配線、７
は入出力バッファ領域である。上記クロック信号線ＩＡ
とＩＢはリング状の配線を構成し、クロック信号ｍｌＥ
は、クロック支Ｔ／１ＡＩＤと順序回路５ａの入出力端
子とを接続する。また、クロック信号線ＩＡとＩＢ、ク
ロック信号線ＩＣ，クロック支線ＩＤおよびクロック信
号＊ＩＥはクロック信号配線を構成する。
次に、従来の半導体集積回路装置の配線方法、作用につ
いて説明する。第３図に示した半導体集積回路装置にお
いて、第２層電源配線６と同様にクロック信号！ＩＢ、
ＩＣを予め配線しておく。
いて説明する。第３図に示した半導体集積回路装置にお
いて、第２層電源配線６と同様にクロック信号！ＩＢ、
ＩＣを予め配線しておく。
クロック信号ｗＡＩＢ、ＩＣ：を配線するＭＩａは配線
プログラムでは内部ゲートおよび第２層電源配線禁止領
域として扱うので、配線プログラムによる通常の信号線
の配線には影響しない。また、クロック信号線ＩＡの配
線も、入出力バッファ領域７に内接して予め配線領域を
確保しておき、内部セル配置禁止、第１層金属による信
号配線禁止領域として扱うので、配線プログラムによる
通常の信号線の配線には影響しない、クロック支１１１
Ｄはスキューを抑えるため通常の信号線より太くする必
要があるが、配置される内部セル列の数と等しい本数分
を第１層信号配線チャネルにクロック信号線ＩＢ、ＩＣ
と接続するよう配線することは、現在の市販レイアウト
ツールを用いれば、容易に行なうことができる。また、
クロック信号線ＩＥと順序回路５ａの接続も市販レイア
ウトツールにより容易に配線することができる。
プログラムでは内部ゲートおよび第２層電源配線禁止領
域として扱うので、配線プログラムによる通常の信号線
の配線には影響しない。また、クロック信号線ＩＡの配
線も、入出力バッファ領域７に内接して予め配線領域を
確保しておき、内部セル配置禁止、第１層金属による信
号配線禁止領域として扱うので、配線プログラムによる
通常の信号線の配線には影響しない、クロック支１１１
Ｄはスキューを抑えるため通常の信号線より太くする必
要があるが、配置される内部セル列の数と等しい本数分
を第１層信号配線チャネルにクロック信号線ＩＢ、ＩＣ
と接続するよう配線することは、現在の市販レイアウト
ツールを用いれば、容易に行なうことができる。また、
クロック信号線ＩＥと順序回路５ａの接続も市販レイア
ウトツールにより容易に配線することができる。
このように、クロック信号配線用の特別なプロダラム無
しにクロックドライバ２により多数の順序回路５ａを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメンシュ状に配置されるので、クロックドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。
しにクロックドライバ２により多数の順序回路５ａを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメンシュ状に配置されるので、クロックドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。
従来の半導体集積回路装置は以上のように構成されてい
て、マクロセルを配置された列に必ず１本のクロック支
線を必要とするので、次のような問題があった。
て、マクロセルを配置された列に必ず１本のクロック支
線を必要とするので、次のような問題があった。
■順序回路のないマクロセル列に対してもクロック支線
を配線する。
を配線する。
■ＳＯＧ （Ｓｅａ−ｏｆ−Ｇａｔｅ）のような構造で
は、ユーザの回路によってマクロセル列の数が異なるた
め、クロック分配セルの性能がユーザの回路に応じて変
動する。
は、ユーザの回路によってマクロセル列の数が異なるた
め、クロック分配セルの性能がユーザの回路に応じて変
動する。
■チップの高集積化と共にマクロセル列の数も増加し、
駆動する順序回路の数が例えば２０００個の場合、負荷
容量が１００ｐＦに対し、クロック支線だけの容量で２
００ｐＦ以上にも達し、クロック信号の立上り時間、立
下り時間および位相差を遅らせる大きな原因となる。
駆動する順序回路の数が例えば２０００個の場合、負荷
容量が１００ｐＦに対し、クロック支線だけの容量で２
００ｐＦ以上にも達し、クロック信号の立上り時間、立
下り時間および位相差を遅らせる大きな原因となる。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、マスクスライス方式のゲートア
レイにおいて、次のような点である。
の目的とするところは、マスクスライス方式のゲートア
レイにおいて、次のような点である。
１）１つのマスクに対してスライスが異なってもクロッ
ク分配セルの性能の変動が少ない。
ク分配セルの性能の変動が少ない。
ｉｉ ）立上り・立下り特性、位相差、スキュー等の低
減化が図れる。
減化が図れる。
ｉｉ）クロック分配回路の負荷容量を低減できることに
より、充放電電流を低減でき、低ノイズ、低消費電力、
高信鯨なＬＳＩを実現できる。
より、充放電電流を低減でき、低ノイズ、低消費電力、
高信鯨なＬＳＩを実現できる。
〔課題を解決するための手段〕
このような目的を達成するために本発明は、外部クロッ
ク信号を受けるクロックレシーバと、このクロ７クレシ
ーバの出力を受けて順序回路を駆動する少なくとも１つ
のクロックドライバと、このクロックドライバの出力を
順序回路に接続するためのクロック信号配線と、クロッ
ク信号配線に接続された複数の順序回路とを有し、クロ
ック信号配線を、入出力バッファ領域の内周に隣接した
第３層金属配線と第２層金属配線とからなるリング状の
配線と、内部セル領域に配置された第２層電源配線に隣
接し且つ並行に走り、前記クロックドライバの出力端子
に接続され且つ前記リング状の配線に接続された少なく
とも１つの第２層金属配線と、この第２層金属配線と前
記リング状の配線に接続された少なくとも１つの第３層
金属によるクロック支線とから構成し、クロック信号配
線を格子状に配置するようにしたものである。
ク信号を受けるクロックレシーバと、このクロ７クレシ
ーバの出力を受けて順序回路を駆動する少なくとも１つ
のクロックドライバと、このクロックドライバの出力を
順序回路に接続するためのクロック信号配線と、クロッ
ク信号配線に接続された複数の順序回路とを有し、クロ
ック信号配線を、入出力バッファ領域の内周に隣接した
第３層金属配線と第２層金属配線とからなるリング状の
配線と、内部セル領域に配置された第２層電源配線に隣
接し且つ並行に走り、前記クロックドライバの出力端子
に接続され且つ前記リング状の配線に接続された少なく
とも１つの第２層金属配線と、この第２層金属配線と前
記リング状の配線に接続された少なくとも１つの第３層
金属によるクロック支線とから構成し、クロック信号配
線を格子状に配置するようにしたものである。
本発明による半導体集積回路装置においては、マクロセ
ルの配置に影響されずに第３層のクロック支線を予めス
ライスセルとして設けることができるため、いたずらに
クロック支線の数を増す必要がな（、負荷容量の低減に
よる高速化、高信頼化、低消費電力化が可能となる。
ルの配置に影響されずに第３層のクロック支線を予めス
ライスセルとして設けることができるため、いたずらに
クロック支線の数を増す必要がな（、負荷容量の低減に
よる高速化、高信頼化、低消費電力化が可能となる。
以下、本発明の実施例について図を用いて説明する。第
２図は、本発明による半導体集積回路装置におけるクロ
ック信号の論理を示す論理図である。クロック信号線１
は多数の分岐をしていて、クロック信号は２つのクロッ
クドライバ２により駆動されている。外部クロック信号
ａはクロックレシーバ３に入力され、クロックレシーバ
３の出力はレシーバ・ドライバ接続配線４を介してクロ
ックドライバ２に供給されている。
２図は、本発明による半導体集積回路装置におけるクロ
ック信号の論理を示す論理図である。クロック信号線１
は多数の分岐をしていて、クロック信号は２つのクロッ
クドライバ２により駆動されている。外部クロック信号
ａはクロックレシーバ３に入力され、クロックレシーバ
３の出力はレシーバ・ドライバ接続配線４を介してクロ
ックドライバ２に供給されている。
第１図は、第２図に示したクロック信号論理図を実現し
た本発明の実施例としての半導体集積回路装置を示すパ
ターン図である。第１図において、Ａは外部クロック信
号ａが入力されるクロック入力端子、２はクロックドラ
イバ、３はクロックレシーバ、４はクロックレシーバ３
の出力とクロックドライバ２の入力とを接続するレシー
バ・ドライバ接続配線、ＩＣはクロックドライバ２の出
力に接続された通常信号配線より太い第２層金属による
クロック信号線、ＩＡはクロック信号線１ｃにスルーホ
ールを介して接続された第３層金属によるクロック信号
線、ＩＢはクロック信号ｍｌＡにスルーホールを介して
接続された第２層金属によるクロック信号線、ＩＤはク
ロック信号１１ＢＩＣにスルーホールを介して接続され
た第３層金属配線によるクロック支線、ｌＥはクロック
支線ＩＤからスルーホールを介して接続された第２層金
属配線によるクロック信号線、５ａはフリフプフロップ
等の順序回路、５ｂは組合せ回路、６は内部セル５ａ、
５ｂの領域に電源を供給する第２層金属による第２層電
源配線、７は人出力バッファ領域である。上記クロック
信号線ＩＡとＩＢはリング状の配線を構成し、クロック
信号ＷＩＥは、クロ、り支線ＩＤと順序回路５ａの入出
力端子とを接続する。また、クロック信号線ＩＡとｌＢ
、クロック信号１！ＩＣ、クロック支線ＩＤおよびクロ
ック信号＆ｌＩＥはクロ７り信号配線を構成する。
た本発明の実施例としての半導体集積回路装置を示すパ
ターン図である。第１図において、Ａは外部クロック信
号ａが入力されるクロック入力端子、２はクロックドラ
イバ、３はクロックレシーバ、４はクロックレシーバ３
の出力とクロックドライバ２の入力とを接続するレシー
バ・ドライバ接続配線、ＩＣはクロックドライバ２の出
力に接続された通常信号配線より太い第２層金属による
クロック信号線、ＩＡはクロック信号線１ｃにスルーホ
ールを介して接続された第３層金属によるクロック信号
線、ＩＢはクロック信号ｍｌＡにスルーホールを介して
接続された第２層金属によるクロック信号線、ＩＤはク
ロック信号１１ＢＩＣにスルーホールを介して接続され
た第３層金属配線によるクロック支線、ｌＥはクロック
支線ＩＤからスルーホールを介して接続された第２層金
属配線によるクロック信号線、５ａはフリフプフロップ
等の順序回路、５ｂは組合せ回路、６は内部セル５ａ、
５ｂの領域に電源を供給する第２層金属による第２層電
源配線、７は人出力バッファ領域である。上記クロック
信号線ＩＡとＩＢはリング状の配線を構成し、クロック
信号ＷＩＥは、クロ、り支線ＩＤと順序回路５ａの入出
力端子とを接続する。また、クロック信号線ＩＡとｌＢ
、クロック信号１！ＩＣ、クロック支線ＩＤおよびクロ
ック信号＆ｌＩＥはクロ７り信号配線を構成する。
次に、本発明の実施例の配線方法、作用について説明す
る。第１図に示した半導体集積回路装置において、第２
層電源配線６と同様にクロック信号線ＩＢ、ＩＣを予め
配線しておく。クロック信号線ＩＢ、ＩＣを配線する領
域は配線プログラムでは内部ゲートおよび第２層電源配
線禁止領域として扱うので、配線プログラムによる通常
の信号線の配線には影響しない。また、クロック信号線
ＩＡの配線は、第３層金属によるので、その下部に内部
セル（マクロセル）を配置すること、および第１層、第
２層金属による信号を配線することが可能であるので、
配線プログラムによる通常の信号線の配線には影響しな
い。クロック支線ＩＤはスキューを抑えるため通常の信
号線より太くする必要があるが、第３層金属によりクロ
ック信号＆ｉｌＢ、ＩＣと接続するように予め配線して
おき、ＩＡ、ＩＢ、ＩＣと一体化してスライスセルとし
て登録したものを内部セル配置後に重ね合わせ、その後
クロック支線ＩＤから順序回路５ａに第２層金属による
クロック信号線ＩＥを配線することは、従来からの一般
的しイアウドプログラムにより容易に行なうことが可能
である。
る。第１図に示した半導体集積回路装置において、第２
層電源配線６と同様にクロック信号線ＩＢ、ＩＣを予め
配線しておく。クロック信号線ＩＢ、ＩＣを配線する領
域は配線プログラムでは内部ゲートおよび第２層電源配
線禁止領域として扱うので、配線プログラムによる通常
の信号線の配線には影響しない。また、クロック信号線
ＩＡの配線は、第３層金属によるので、その下部に内部
セル（マクロセル）を配置すること、および第１層、第
２層金属による信号を配線することが可能であるので、
配線プログラムによる通常の信号線の配線には影響しな
い。クロック支線ＩＤはスキューを抑えるため通常の信
号線より太くする必要があるが、第３層金属によりクロ
ック信号＆ｉｌＢ、ＩＣと接続するように予め配線して
おき、ＩＡ、ＩＢ、ＩＣと一体化してスライスセルとし
て登録したものを内部セル配置後に重ね合わせ、その後
クロック支線ＩＤから順序回路５ａに第２層金属による
クロック信号線ＩＥを配線することは、従来からの一般
的しイアウドプログラムにより容易に行なうことが可能
である。
このように、クロック信号配線用の特別なプログラム無
しにクロックドライバ２により多数の順序回路５ａを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメツシュ状に配置されるので、クロックドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。
しにクロックドライバ２により多数の順序回路５ａを一
括して駆動することができるので、クロック信号のスキ
ューを低減することが可能となる。すなわち、各クロッ
ク信号線がメツシュ状に配置されるので、クロックドラ
イバから順序回路までの抵抗が低減され、クロック信号
のスキューが低減される。
さらに、クロック支線ＩＤ、クロック信号線ＩＡに第３
層金属配線を用いることにより、低負荷容量化が実現で
き、高速化を図ることが可能となる。
層金属配線を用いることにより、低負荷容量化が実現で
き、高速化を図ることが可能となる。
以上説明したように本発明によれば、クロック信号配線
を第２層金属と第３層金属とによりメソシュ状に予めス
ライスセルとして作製しておいて配置配線することがで
きるので、負荷容量低減によるクロック信号の高速化、
低スキュー化、低消費電力化、高信顛化を図ることが可
能となる６
を第２層金属と第３層金属とによりメソシュ状に予めス
ライスセルとして作製しておいて配置配線することがで
きるので、負荷容量低減によるクロック信号の高速化、
低スキュー化、低消費電力化、高信顛化を図ることが可
能となる６
第１図は本発明による半導体集積回路装置の一実施例を
示すパターン図、第２図は第１図の装置におけるクロッ
ク信号の論理を示す論理図、第３図は従来のクロック分
配を示すパターン図である。 Ａ・・・クロ７り入力端子、ＩＡ〜ＩＣ，ＩＥ・・・ク
ロック信号線、ＩＤ・・・クロック支線、２・・・クロ
ックドライバ、３・・・クロックレシーバ、４・・・レ
シーバ・ドライバ接続配線、５ａ・・・順序回路、５ｂ
・・・組合せ回路、６・・・第２層電源配線、７・・・
入出力バッファ領域。
示すパターン図、第２図は第１図の装置におけるクロッ
ク信号の論理を示す論理図、第３図は従来のクロック分
配を示すパターン図である。 Ａ・・・クロ７り入力端子、ＩＡ〜ＩＣ，ＩＥ・・・ク
ロック信号線、ＩＤ・・・クロック支線、２・・・クロ
ックドライバ、３・・・クロックレシーバ、４・・・レ
シーバ・ドライバ接続配線、５ａ・・・順序回路、５ｂ
・・・組合せ回路、６・・・第２層電源配線、７・・・
入出力バッファ領域。
Claims (1)
- 外部クロック信号を受けるクロックレシーバと、この
クロックレシーバの出力を受けて後記順序回路を駆動す
る少なくとも１つのクロックドライバと、このクロック
ドライバの出力を後記順序回路に接続するためのクロッ
ク信号配線と、クロック信号配線に接続された複数の順
序回路とを有し、前記クロック信号配線は、入出力バッ
ファ領域の内周に隣接した第３層金属配線と第２層金属
配線とからなるリング状の配線と、内部セル領域に配置
された第２層電源配線に隣接し且つ並行に走り、前記ク
ロックドライバの出力端子に接続され且つ前記リング状
の配線に接続された少なくとも１つの第２層金属配線と
、この第２層金属配線と前記リング状の配線に接続され
た少なくとも１つの第３層金属によるクロック支線とか
ら構成され、格子状に配置されたことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15786190A JPH0448778A (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15786190A JPH0448778A (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448778A true JPH0448778A (ja) | 1992-02-18 |
Family
ID=15658993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15786190A Pending JPH0448778A (ja) | 1990-06-15 | 1990-06-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448778A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19732114A1 (de) * | 1996-11-29 | 1998-06-04 | Mitsubishi Electric Corp | Takttreiberschaltung und eine die Takttreiberschaltung aufweisende integrierte Halbleiterschaltungseinrichtung |
| DE19731714C2 (de) * | 1996-11-29 | 2001-08-09 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltungseinrichtung mit Makrozellenlayoutbereichen und Takttreiberschaltungen |
| US6339235B1 (en) * | 1999-06-25 | 2002-01-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit device having a clock network capable of transmitting an internal clock signal with a reduced skew |
| JP2006350145A (ja) * | 2005-06-20 | 2006-12-28 | Hitachi Ltd | 画像表示装置および画像表示装置用スタンド |
Citations (2)
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|---|---|---|---|---|
| JPH01184937A (ja) * | 1988-01-20 | 1989-07-24 | Toshiba Corp | クロック配線方法 |
| JPH0260164A (ja) * | 1988-08-26 | 1990-02-28 | Hitachi Ltd | 集積回路のレイアウト方式 |
-
1990
- 1990-06-15 JP JP15786190A patent/JPH0448778A/ja active Pending
Patent Citations (2)
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