JPS61177542A - 符号補数・符号絶対値併用加減算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、符号絶対値加減算と符号補数加減算とを併用
した加減算装置に関する。

（従来の技術） 、　従来、この種の演算装置で採用されてきた符号補数
加減算装置のブロック図は第３図に示されるように前置
補数化回路２０と加算器３０とによつて構成され、信号
線７１上の減算指示信号は加算器３０の最下位桁上げ入
力と前置補数化回路２０とに接続され、オペランドａ、
ｂに対して演算結果Ｃは加算の場合にｃｘａ＋ｂ、減算
の場合にｃ　−ａ　−ｂ　−ａ　＋　ｂ　＋　１　テあ
った。

いっぽう、符号絶対値加減算装置は第４図に示されるよ
うに、減算の場合に減数の符号を反転するための符号反
転回路１１と、前置補数化回路２０と、加算器３０と、
後置補数化回路２５と、符号選択回路１５と、ＡＮＤゲ
ート３４と、ＯＲゲート３５とから構成される。しかし
、入力オペランドと演算結果とは共に符号と絶対値とか
ら成立つデータ形式のものであるため、実際に加算が行
われるのは入力オペランドａ、ｂが同符号の場合の加算
と、異符号の場合の減算とに限られ、実際に減算が行わ
れるのは同符号の場合の減算と異符号の場合の減算とに
限られている。

符号絶対値加減算装置では、縮小基数の補数演算を取扱
うために生じる循環桁上げと呼ばれる機構に特徴がある
。すなわち、第４図では加算器３０の最上位からの桁上
げ信号線７２を、最下位の桁上げ入力に戻している点に
特徴がある。

（発明が解決しようとする問題点） 信号線７２上の循環桁上げは、加算器３１の内部で発生
した場所を越えて伝搬することがないため、第４図の閉
ループでは発振を引起すことはないが、加算器３０の入
力データが刻々と変化しているよう力過渡状悪では加算
器３０の動作が不安定になりやすい。

特に、桁上げ先見方式を採用した高速加算器においては
、その影響がより顕著であり、高速化が困難であった。

一般的に、この糧の演算処理装置では符号絶対値加減算
だけではなく符号補数加減算も実行する必要があり、実
際には第４図の加減算回路は使用せずに第３図の符号補
数加減算装量を使用して、一度目の加減算の後に再び絶
対値化が必要な場合には２度目の演算を行い、符号絶対
値加減算処理を実行する例が多く、実質的に符号絶対値
加減算の性能低下の原因となっていた。

本発明の目的は、桁上げ先見方式の加算器の桁上げ先見
回路を２重化し、符号絶対値加減算における循環桁上げ
による閉ループを取除くことによって上記欠点を除去し
、安定で高速に符号加減算を実行でき、符号補数加減算
と併用できるように構成した符号補数・符号絶対値加減
算装置を提供することにある。

Ｃ問題点を解決するための手段） 本発明による符号補数・符号絶対値併用加減算装置は第
１および第２の桁上げ先見回路と、選択回路と、加算器
と、符号制御回路と、前置補数化回路と、後置補数化回
路と、制御回路とを具備して構成したものである。

第１お工び第２の桁上げ先見回路は、それぞれ桁上げ信
号を出力するためのものである。

選択回路は、第１の桁上げ先見回路において最上位から
の桁上げが発生したか否かに対応して、それぞれ第１の
桁上げ先見回路あるいは第２の桁上げ先見回路の桁上げ
出力を選択するためのものである。

加算器は、第１および第２の桁上げ先見回路に接続され
ている桁上げ先見方式のものである。

符号制御回路は、加算器に入力される一対のオペランド
の符号を相互に独立に、そのｔｔあるいは正負を反転し
て、または固定的に正または負の符号を差換えて第１お
よび第２の符号出力として出力するためのものである。

前置補数化回路は、符号制御回路からの第１および第２
の符号出力が相互に異なる場合には加算器に入力される
一対のオペランドの一方を補数化するためのものである
。

後置補数化回路は、符号制御回路からの第１および第２
の符号出力が相互に異なシ、第１の桁上げ先見回路の最
上位からの桁上げが発生しなかった場合には加算器の加
算出力を補数化するためのものである。

制御回路は、加算器の第１および第２の桁上げ先見回路
の最下位への桁上げ入力にそれぞれ入力される第１およ
び第２の最下位桁上げ入力信号、ならびに後置補数化回
路の補数化動作を強制的に抑止する再補数化抑止信号を
生成して出力するためのものである。

（実　施例） 次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明による符号補数・符号絶対値併用加減
算装置の一実施例を示すブロック図である。第１図にお
いて、１０は符号制御回路、１５は選択回路、２０は前
置補数化回路、２５は後置補数化回路、３０は加算器、
３１．３２はそれぞれ桁上げ先見回路、３３は選択回路
、３４はＡＮＤゲート、３５はＯＲゲート、４０は制御
回路である。

第２図は、第１図の動作を説明するためのフローチャー
トである。

符号絶対値加算の場合に、符号制御回路１０は２つのオ
ペランドａ、ｂの符号Ｓ　（ａ）　、　８　（ｂ）を入
力し、そのまま符号出力ＳＡ、ＳＢとして出力する。（
第２図■参照）符号絶対値減算の場合には、オペランド
ａの符号Ｓ　（ａ）はそのままオペランドｂの符号８（
ｂ）ｆ１反転してＳＡ、ＳＢとして出力する。（第２図
■参照）符号補数加算の場合には、オペランドａ、ｂの
符号に関係なく、３Ａ−８Ｂとして出力する。（第２図
■参照］符号補数減算の場合には、８ＡζＳＢとして出
力する。（第２図■参照） 符号絶対値加減算の場合には、符号選択回路１５は符号
制御回路１０の符号出力ＳＡ　、８Ｂの一方を選択し、
演算結果の符号８（ｃ）とする。（第２図０ならびに０
参照） 符号絶対値加減算の場合には、前置補数化回路２０はオ
ペランドｂの絶対値部分を入力し、符号補数加減算の場
合には前置補数化回路２０はオペランドｂを符号も含め
て入力する。符号出力８Ａ、８Ｂの値によって８人−８
Ｂのとき蒋号制御回路ｌＯは入力をそのまま出力し、Ｓ
ＡζＳＢのとき入力の補数を出力する。（第２図■なら
びに■参照） 符号絶対値加減算において、後置補数化回路２５は必要
に応じて加算器３ｏの加算出力ＭＯの補数をとる。（第
２図Ｏ参照） 加算器３．０は桁上げ先見方式の加算器の桁上げ先見回
路を除いた残シの部分てちゃ、入力ＭＡ。

ＭＢを加算して桁上げ先見回路３１　、３２によって桁
上げ信号を生成するのに必要な各桁ごとの桁上げ生成信
号および桁上げ伝搬信号を生成して、それぞれ信号線６
０および信号線６２上に出力する。いっぽう、加算器３
０では桁上げ選択回路３３からの桁上げ信号を信号線６
４から入力して、加算出力ＭＯを送出する。

桁上げ先見回路３１　、３２は、加算器３０から信号線
６０　、６１への桁上げ生成信号および桁上げ伝搬信号
を共通的に入力し、さらに最下位への桁上げ入力として
制御回路４０から個別にそれぞれＯｘ、Ｏｙを入力し、
それぞれ信号線６２．６３上へ桁上げ信号を出力する。

（第２図■ならびに［相］参照） 桁上げ選択回路３３は、桁上げ先見回路３１から出力さ
れる最上位から信号線６５への桁上げ出力によって制御
され、信号線６５上の桁上げ出力がＯの場合には桁上げ
先見回路３１から信号線６２上への桁上げ出力を選択し
、信号線６５上の桁上げ出力が１の場合には桁上げ先見
回路３２から信号線６３上への桁上げ出力を選択して、
信号線６４上への桁上げ出力として加算器３０に入力す
る。

制御回路４０は符号絶対値加減算と符号補数加減算との
切替え制御を行い、符号絶対値加減算の場合には後置補
数化回路２５の再補数化動作許可信４Ｒを１に設定する
ほか、桁上げ先見回路３１．３２への桁上げ入力Ｏｘ、
Ｏｙをそれぞれ０゜ｌに設定する。（第２図■表らびに
■参照）符号補数加減算の場合には、Ｒ＝−０として制
御回路４０は後置補数化回路２５の再補数化動作を禁止
すると共に、加算ではＯｘＯｘ−０ｙに設定し、減算で
はＯｘｍｏｙｗ　ｌに設定すム（第２図■表らびに■参
照） 次に、各演算の種類ごとに具体的なオペランドを与えな
がら第１図の動作、および第２図のフローチャートを参
照して動作を説明する。

加算器３０が８ビツトの２進加算器であるとすると、成
る値ａの補数ａはｎ　”　２５５−　ａとなり、最上位
からの桁上げは加算結果が２５６以上の場合に発生する
。

第１に符号絶対値加算においてオペランドａ−（＋４３
）１ｏ、オペランドｂ−（＋５０）ｔｏであると仮定す
ると、第２図のフローチャートでは■→■→■→■→■
→＠→■→０の頭に処理が実行されて行く。

■において符号絶対値加算では符号制御回路ｌＯはオペ
ランドａ、ｂの符号をそのｉま通過させるので５Ａ−８
Ｂ＝ｏ　（正）となり、■において加算器３０にはＭＡ
−（４３）１０．　ＭＢ−（５０）１０が入力され、■
においてＭＡ＋ＭＢ＋０ｘ−（４３）１ｏ＋　（５０）
１０＋　Ｏ（（２５６）１０が得られる。

従って、最上位からの桁上げが発生せず、■においてＭ
Ｏ＝　（９３）１ｏとなって演算結果は（＋９３）ｌ。

となる。

第２に符号絶対値減算にシいてオペランドａ−（＋４３
）ｔｏ、オペランドｂ−（＋５０）ｘｏであると仮定す
ると、第２図のフローチャートでは、■→■→■→■→
■→＠→■→＠の順に処理が実行されて行く。符号制御
回路ｌＯは■における符号絶対値減算ではオペランドｂ
の符号を反転するので、５Ａ＝Ｏ（正）、８Ｂ−１（負
）となシ、■でＭＡ＝　（４３）ｔｏ　、ＭＢ　−（２
５５）ｔ。

−（５０）ｗ　＝　（２０５）１Ｇとなり、■において
ＭＡ＋ＭＢ＋Ｏｘ　−（４３）１０＋（２０５）１０＋
　０（（２５６）ｎとなって最上位からの桁上げは発生
しない。さらに、■においてＭＯ＝（２４８）ｓｏとな
り、＠で補数化が行われ、Ｎｏ　＝　（２５５）１０−
　（２４８）ｔｏ−（））１０と々って演算結果は（７
）ｔｏ　となる。

第３に符号絶対値減算においてオペランドａ　＝　（＋
５０　）ｔｏ−オペランドｂ　−（＋４３　）１ｏ　テ
あると仮定すると、第２図のフローチャートでは■→■
→■→■→［相］→＠の原に処理が実行されて行く。上
記第２の場合と同様に、８Ａ−０（正）、５Ｂ−１（負
）となり、■でＭＡ−（５０）１０．ＭＢ−（２５５）
１０　　（４３）１０−（２１２）１゜となり、■でＭ
Ａ　＋Ｍ　Ｂ　＋　Ｏｘ　−（５０）ｔｏ＋（２１２）
ｔ。

−１−０）（２！５６）１ｏとなる。従って、最上位か
らの桁上げが発生し、［相］においてＭＡ＋ＭＢ＋０ｙ
＝（２６３）ｔｏとなるが、桁あふれのためにＭＯ−（
２６３−２５６）１．−　（７）ｔｏとなり、演算結果
は（＋７）ｉｏとなる。

第４に符号補数加算において、オペランドａ　＝　（＋
４：Ｎｘｏ　ｓオペランドｂ−（＋５０）ｔｏであると
仮定すると、第２図のフローチャートでは■→■→■→
■→■→＠→０の順に処理が実行されて行く。符号制御
回路１０は符号補数加算ではオペランドａ、ｂの符号に
関係々く、５Ａ−８Ｂ−０（正）であるので、■におい
てＭＡ−（４３）ｌｏ、　ＭＢ　＝　（５０）ｔｏとな
る。また、０ｘｘＯｙ−０であるため加算結果の最上位
からの桁上げに関係なく　Ｍ　Ｏ−（４３）１ｏ＋　（
５Ｇ　）ｌｏ＋　Ｏ−（９３）ｌｏとなり、さらにＲ笑
Ｏであるため演算結果は（＋９３　）１ｏとなる。

第５に符号補数減算においてオペランドｆｉｍ（＋　４
３　’）ｙＢ　ｍオペランドｂ　−（＋５０）１ｏであ
ると仮定すると、第２図のフローチャートでは■→■→
０→■→■→■→Ｏの頭に処理が実行されて行く。符号
補数減算では符号制御回路１ｏはオペランドａ、ｂの符
号に関係な（ＳＡ−０（正）、８Ｂ−１（負）であると
するので、■においてＭＡ　＝　（４３）１０　、　Ｍ
Ｂ　−（２５５）ｔｏ−（５０）ｚ−（２０５１ｘ。

となる。

また、ＯｘｍＱｙｍｌであるので、加算結果の最上位か
らの桁上げに関係な（ＭＯ＝（４Ｎｔｏ＋（２０５）１
ｏ＋　ｔ　−（２４９）ｔｏとなり、Ｒ−０であるので
Ｎｏ−（２４９）ｕ）となる。これらは８ビツト工り成
る２進数の符号補数表現としては（−７）。

を表わし、演算結果（７）１Ｄとなる。

以上、第１〜第５の実例に説明されているように、第１
図のブロック図に示される本実施例において、符号絶対
値加減算や符号補数加減算において正しい演算結果が得
られていることがわかる。また、回路的に循環桁上げ機
構と等価な閉ループをもたない桁上げ機構が構成されて
いることも容易に理解できる。

（発明の効果） 本発明には以上説明したように、２重化した桁上げ先見
回路の一方の最上位の桁上げで桁上げ先見回路の出力を
選択して加算器を制御することによって、回路的に安定
、且つ、高速に符号絶対値と符号補数との加減算を併用
できると云う効果がある。

【図面の簡単な説明】

第１図は、本発明による符号絶対値・符号補数併用加減
算装置の一実施例を示すブロック図である。 第２図は、第１図のブロック図の動作を説明するための
フローチャートである。 第３図は、従来技術による符号補数加減算装置の一例を
示すブロック図’１する。 第４図は、従来技術による符号絶対値加減算装置の一例
を示すブロック図である。 ＩＱ−・・符号制御回路　　１１・・・符号反転回路１
５．３３−・・選択回路　　２０．２５・・・補数化回
路３０・・・加算器　　３１　、３２・・・桁上げ先見
回路３４・・・ＡＮＤゲート　　　３５・・・ＯＲゲー
ト４０・・・制御回路

Claims (1)

【特許請求の範囲】
1. 第１および第２の桁上げ先見回路と、前記第１の桁上げ
   先見回路において最上位からの桁上げが発生したか否か
   に対応して、それぞれ前記第１の桁上げ先見回路あるい
   は前記第２の桁上げ先見回路の桁上げ出力を選択するた
   めの選択回路と、前記第１および第２の桁上げ先見回路
   に接続されている桁上げ先見方式の加算器と、前記加算
   器に入力された一対のオペランドの符号を相互に独立に
   、そのままあるいは正負を反転して、または固定的に正
   または負の符号を差換えて第１および第２の符号出力と
   して出力するための符号制御回路と、前記符号制御回路
   からの第１および第２の符号出力が相互に異なる場合に
   は前記加算器に入力された一対のオペランドの一方を補
   数化するための前置補数化回路と、前記符号制御回路か
   らの第１および第２の符号出力が相互に異なり、前記第
   １の桁上げ先見回路の最上位からの桁上げが発生しなか
   つた場合には前記加算器の加算出力を補数化するための
   後置補数化回路と、前記加算器の第１および第２の桁上
   げ先見回路の最下位への桁上げ入力にそれぞれ入力され
   る第１および第２の最下位桁上げ入力信号、ならびに前
   記後置補数化回路の補数化動作を強制的に抑止する再補
   数化抑止信号を生成して出力するための制御回路とを具
   備して構成したことを特徴とする符号補数・符号絶対値
   併用加減算装置。