JPH0464091B2 - - Google Patents
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- JPH0464091B2 JPH0464091B2 JP60164549A JP16454985A JPH0464091B2 JP H0464091 B2 JPH0464091 B2 JP H0464091B2 JP 60164549 A JP60164549 A JP 60164549A JP 16454985 A JP16454985 A JP 16454985A JP H0464091 B2 JPH0464091 B2 JP H0464091B2
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- 238000004364 calculation method Methods 0.000 description 12
- 230000000295 complement effect Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000004422 calculation algorithm Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 1
Description
【発明の詳細な説明】
〔概要〕
絶対値数Ａ，Ｂの減算Ａ−Ｂを、２数の大小比
較なしにＡ＋＋１の演算で実行し、桁上げ先見
ユニツトの最上位桁から桁上げが発生して結果が
補数となる場合に、Ａ＋の演算に変更するとと
もに、和生成ユニツトの出力を反転してＡ＋＝
Ｂ−Ａを出力し、結果の再補数化を不要にする。
較なしにＡ＋＋１の演算で実行し、桁上げ先見
ユニツトの最上位桁から桁上げが発生して結果が
補数となる場合に、Ａ＋の演算に変更するとと
もに、和生成ユニツトの出力を反転してＡ＋＝
Ｂ−Ａを出力し、結果の再補数化を不要にする。
本発明は、電子計算機における演算装置に関す
るものであり、特に絶対値数の加減算回路に関す
る。
るものであり、特に絶対値数の加減算回路に関す
る。
最近の電子計算機では、算術演算の演算速度を
上げるために、桁上げ先見ユニツト（CLA）を
設けて、桁上げ伝播時間の短縮を図る方式の加減
算回路が多く用いられている。
上げるために、桁上げ先見ユニツト（CLA）を
設けて、桁上げ伝播時間の短縮を図る方式の加減
算回路が多く用いられている。
桁上げ先見ユニツト（CLA）は、演算数の各
桁ごとの桁上げを同時に生成する回路である。あ
る桁の桁上げは、それよりも下位の各桁の値に基
づいて決定されるが、桁上げ先見ユニツトの論理
規模は、下位の桁数をｎとしたとき、n2に比例し
て増大する。そのため、演算数をブロツク化し
て、ブロツクごとに桁上げ先見を行い、さらに各
ブロツク間の桁上げ先見を行つて、ピラミツド状
に桁上げ先見ユニツトを組み立てる方法もとられ
ている。
桁ごとの桁上げを同時に生成する回路である。あ
る桁の桁上げは、それよりも下位の各桁の値に基
づいて決定されるが、桁上げ先見ユニツトの論理
規模は、下位の桁数をｎとしたとき、n2に比例し
て増大する。そのため、演算数をブロツク化し
て、ブロツクごとに桁上げ先見を行い、さらに各
ブロツク間の桁上げ先見を行つて、ピラミツド状
に桁上げ先見ユニツトを組み立てる方法もとられ
ている。
一方、加減算回路を用いて絶対値数同士の減算
を行う場合、数の小さい方から大きい方を引く
と、結果は２の補数となり、絶対値数表示に直す
ための再補数化が必要となる。
を行う場合、数の小さい方から大きい方を引く
と、結果は２の補数となり、絶対値数表示に直す
ための再補数化が必要となる。
そこで一般には、２つの絶対値数をＡ，Ｂとし
て、Ａ−Ｂの減算を行う場合、Ａ＜Ｂのときには
Ｂ−Ａを実行してその演算結果の符号を“−”に
する方法がとられている。
て、Ａ−Ｂの減算を行う場合、Ａ＜Ｂのときには
Ｂ−Ａを実行してその演算結果の符号を“−”に
する方法がとられている。
この方法では、まず２つの絶対値数Ａ，Ｂの大
小関係を判別することが必要である。しかし、絶
対値数Ａ，Ｂのビツト数が多い場合にはＡ，Ｂの
全ビツトを用いて比較すると遅延が大きくなるこ
とから、実際の加減算回路では最初の1byte程度
同士を比較するにとどめて、絶対値数Ａ，Ｂの大
小関係の完全な判定を行つていない。
小関係を判別することが必要である。しかし、絶
対値数Ａ，Ｂのビツト数が多い場合にはＡ，Ｂの
全ビツトを用いて比較すると遅延が大きくなるこ
とから、実際の加減算回路では最初の1byte程度
同士を比較するにとどめて、絶対値数Ａ，Ｂの大
小関係の完全な判定を行つていない。
そのため、Ａ−ＢあるいはＢ−Ａの一方を選択
して減算を行つても、結果が補数となつてしまう
場合があり、このよう場合には、再補数化、すな
わち再び０−演算結果の減算を行つて、答を
絶対値に変換している。
して減算を行つても、結果が補数となつてしまう
場合があり、このよう場合には、再補数化、すな
わち再び０−演算結果の減算を行つて、答を
絶対値に変換している。
なお、演算結果が補数となることの判定は、最
上位桁から桁上げが生じないことにより判定され
る。
上位桁から桁上げが生じないことにより判定され
る。
上述したように、従来の絶対値数加減算回路で
は、はじめに２つの数Ａ，Ｂの各一部を用いて大
小比較を行い、その結果に基づいて減算の方向
（Ａ−Ｂ）あるいは（Ｂ−Ａ）を決定する操作と、
減算結果が補数であるかどうかを判定し、補数で
あつた場合再補数化して絶対値に変換する操作と
が必要であつた。
は、はじめに２つの数Ａ，Ｂの各一部を用いて大
小比較を行い、その結果に基づいて減算の方向
（Ａ−Ｂ）あるいは（Ｂ−Ａ）を決定する操作と、
減算結果が補数であるかどうかを判定し、補数で
あつた場合再補数化して絶対値に変換する操作と
が必要であつた。
そのため、ハードウエア量が多くなり、また演
算時間が長くなるという問題があつた。
算時間が長くなるという問題があつた。
本発明は、特に桁上げ先見方式の高速の加減算
回路において、減算の方向を決定するための２つ
の数Ａ，Ｂの大小比較をなくしてＡ−Ｂを実行
し、演算過程において結果が補数となることを検
出する手段を設け、結果が補数となることを検出
したとき、演算アルゴリズムを変更してＢ−Ａを
生成し、絶対値数表現で結果が得られるようにす
るものである。
回路において、減算の方向を決定するための２つ
の数Ａ，Ｂの大小比較をなくしてＡ−Ｂを実行
し、演算過程において結果が補数となることを検
出する手段を設け、結果が補数となることを検出
したとき、演算アルゴリズムを変更してＢ−Ａを
生成し、絶対値数表現で結果が得られるようにす
るものである。
そのため本発明では、Ａ＋＝Ｂ−Ａが成り立
つことに着目して、Ａ−Ｂの演算をまずＡ＋Ｂ＋
１の形で演算し（すなわち−Ｂを２の補数化して
加算する）、最上位桁から桁上げが発生しなかつ
たとき、減算結果が補数になるものと判定して、
Ａ＋Ｂの演算に変更し、さらにその演算結果Ａ＋
Ｂを反転して、上記したＡ＋＝Ｂ−Ａの関係か
らＢ−Ａを生成するものである。
つことに着目して、Ａ−Ｂの演算をまずＡ＋Ｂ＋
１の形で演算し（すなわち−Ｂを２の補数化して
加算する）、最上位桁から桁上げが発生しなかつ
たとき、減算結果が補数になるものと判定して、
Ａ＋Ｂの演算に変更し、さらにその演算結果Ａ＋
Ｂを反転して、上記したＡ＋＝Ｂ−Ａの関係か
らＢ−Ａを生成するものである。
第１図は、本発明に基づく加減算回路の原理的
構成を示す図である。
構成を示す図である。
図において、１１は桁上げ生成／伝播関数生成
ユニツト、１２−１は第１の桁上げ先見ユニツ
ト、１２−２は第２の桁上げ先見ユニツト、１３
は和生成ユニツト、１４は反転回路、１５および
１６は選択手段のセレクタ、Ａ，Ｂは絶対値表現
の演算数、Ｇは桁上げ生成関数、Ｐは桁上げ伝播
関数、Ｃは桁上げ、Ｓは和、Cinは最下位桁への
桁上がり入力、Coutは最上位桁からの桁上げ出
力を表している。
ユニツト、１２−１は第１の桁上げ先見ユニツ
ト、１２−２は第２の桁上げ先見ユニツト、１３
は和生成ユニツト、１４は反転回路、１５および
１６は選択手段のセレクタ、Ａ，Ｂは絶対値表現
の演算数、Ｇは桁上げ生成関数、Ｐは桁上げ伝播
関数、Ｃは桁上げ、Ｓは和、Cinは最下位桁への
桁上がり入力、Coutは最上位桁からの桁上げ出
力を表している。
桁上げ生成／伝播関数生成ユニツト１１は、入
力された演算数Ａ，Ｂから加算時にＧ＝Ａ，Ｂ，
Ｐ＝ＡＢ＝Ａ＋Ｂを生成し、減算時にＧ＝
Ａ，，Ｐ＝Ａ＝AB＋を生成する。
力された演算数Ａ，Ｂから加算時にＧ＝Ａ，Ｂ，
Ｐ＝ＡＢ＝Ａ＋Ｂを生成し、減算時にＧ＝
Ａ，，Ｐ＝Ａ＝AB＋を生成する。
第１および第２の桁上げ先見ユニツト１２−
１，１２−２は、桁上げ生成／伝播関数生成ユニ
ツト１１で生成された関数Ｇ，Ｐおよび最下位桁
への桁上がりCinに基づいて、同時並行して各桁
ごとの桁上げＣを生成する。ここで第１の桁上げ
生成ユニツト１２−１の最下位桁には、加算実行
時に“０”、演算実行時に“１”の桁上がりCin
が与えられる。これに対して、第２の桁上げ生成
ユニツト１２−２の最下位桁には常に“０”の桁
上がりCinが与えられる。
１，１２−２は、桁上げ生成／伝播関数生成ユニ
ツト１１で生成された関数Ｇ，Ｐおよび最下位桁
への桁上がりCinに基づいて、同時並行して各桁
ごとの桁上げＣを生成する。ここで第１の桁上げ
生成ユニツト１２−１の最下位桁には、加算実行
時に“０”、演算実行時に“１”の桁上がりCin
が与えられる。これに対して、第２の桁上げ生成
ユニツト１２−２の最下位桁には常に“０”の桁
上がりCinが与えられる。
１桁目の桁上げ生成関数Ｇ、桁上げ伝播関数
をＰとすると、桁目からの桁上げＣは次式
で与えられる。
をＰとすると、桁目からの桁上げＣは次式
で与えられる。
Ｃ＝Ｇ＋Ｐ・Ｃ−１
和生成ユニツト１３は、桁上げ伝播関数Ｐおよ
び桁上げＣに基づいて和Ｓを生成する。
び桁上げＣに基づいて和Ｓを生成する。
反転回路１４は、和Ｓを反転し、を生成す
る。
る。
セレクタ１５および１６は、第１の桁上げ先見
ユニツト１２−１の最上位桁からの桁上げCout
により制御され、Cout＝１のときａ側、Cout＝
０のときｂ側が選択される。
ユニツト１２−１の最上位桁からの桁上げCout
により制御され、Cout＝１のときａ側、Cout＝
０のときｂ側が選択される。
これにより、減算実行時の第１の桁上げ先見ユ
ニツト１２−１から出力されるCoutが“１”の
ときには、第１の桁上げ先見ユニツト１２−１か
らの桁上げを、和生成ユニツト１３にＣ入力とし
て与えるとともに、和生成ユニツト１３の和出力
Ｓを反転せずに演算結果とし、他方、Coutが
“０”のときには、第２の桁上げ先見ユニツト１
２−２からの桁上げを、和生成ユニツト１３にＣ
入力として与え、同時に和生成ユニツト１３の和
出力Ｓの代わりに反転出力が選択され、演算結
果とされる。
ニツト１２−１から出力されるCoutが“１”の
ときには、第１の桁上げ先見ユニツト１２−１か
らの桁上げを、和生成ユニツト１３にＣ入力とし
て与えるとともに、和生成ユニツト１３の和出力
Ｓを反転せずに演算結果とし、他方、Coutが
“０”のときには、第２の桁上げ先見ユニツト１
２−２からの桁上げを、和生成ユニツト１３にＣ
入力として与え、同時に和生成ユニツト１３の和
出力Ｓの代わりに反転出力が選択され、演算結
果とされる。
第１図の加減算回路において、減算を実行する
場合、Ａ＞Ｂであれば、和生成ユニツト１３でＳ
＝Ａ＋＋１が演算され、結果としてＡ−Ｂが出
力される。
場合、Ａ＞Ｂであれば、和生成ユニツト１３でＳ
＝Ａ＋＋１が演算され、結果としてＡ−Ｂが出
力される。
他方、ＡＢであれば和生成ユニツト１３でＳ
＝Ａ＋が演算され、さらに反転された＝Ａ＋
Ｂが選択され、結果としてＢ−Ａが出力される。
このように、Ａ＞Ｂ，ＡＢにしたがつて加減算
回路内で自動的に演算アルゴリズムが変更され、
常に絶対値表現に正規化された結果を得ることが
できる。
＝Ａ＋が演算され、さらに反転された＝Ａ＋
Ｂが選択され、結果としてＢ−Ａが出力される。
このように、Ａ＞Ｂ，ＡＢにしたがつて加減算
回路内で自動的に演算アルゴリズムが変更され、
常に絶対値表現に正規化された結果を得ることが
できる。
第２図は、本発明の１実施例回路の構成図であ
る。
る。
図において、２１は桁上げ生成／伝播関数生成
ユニツト、２２−１ないし２２−４は演算数を４
ブロツクに分割した各単位ブロツク内の桁上げを
生成する桁上げ先見ユニツト（CLAで表す）、２
２−５および２２−６は各単位ブロツク間の桁上
げを生成するブロツク桁上げ先見ユニツト、
（BCLAで表わす）、２３は和生成ユニツト、２４
は反転回路、２５−１ないし２５−４、および２
６はセレクタを表す。またＡ，Ｂ，Ｇ，Ｐ，Ｃ，
Ｓ，Cin，Coutは、それぞれ第１図中で使用され
ているものと同じである。
ユニツト、２２−１ないし２２−４は演算数を４
ブロツクに分割した各単位ブロツク内の桁上げを
生成する桁上げ先見ユニツト（CLAで表す）、２
２−５および２２−６は各単位ブロツク間の桁上
げを生成するブロツク桁上げ先見ユニツト、
（BCLAで表わす）、２３は和生成ユニツト、２４
は反転回路、２５−１ないし２５−４、および２
６はセレクタを表す。またＡ，Ｂ，Ｇ，Ｐ，Ｃ，
Ｓ，Cin，Coutは、それぞれ第１図中で使用され
ているものと同じである。
この実施例では、入力される演算数Ａ，Ｂは、
それぞれ4n bit（たとえばｎ＝16）の幅をもつ。
それぞれ4n bit（たとえばｎ＝16）の幅をもつ。
演算数Ａ，Ｂは、桁上げ生成／伝播関数生成ユ
ニツト２１に入力され、加算あるいは減算の指示
にしたがつて、対応する各4n bitの桁上げ生成関
数Ｇおよび桁上げ伝播関数Ｐが生成される。
ニツト２１に入力され、加算あるいは減算の指示
にしたがつて、対応する各4n bitの桁上げ生成関
数Ｇおよび桁上げ伝播関数Ｐが生成される。
演算数の4n bitを４分割した各ｎ bitの単位
ブロツクのそれぞれに桁上げ先見ユニツトCLA
２２−１〜２２−４が設けられ、関数Ｇ，Ｐの対
応するブロツクのｎ bitに基づいて、ブロツク
内の各桁からの桁上げＣを生成している。
ブロツクのそれぞれに桁上げ先見ユニツトCLA
２２−１〜２２−４が設けられ、関数Ｇ，Ｐの対
応するブロツクのｎ bitに基づいて、ブロツク
内の各桁からの桁上げＣを生成している。
これに対して、個々の単位ブロツクから上位ブ
ロツクへの桁上げは、ブロツク桁上げ先見ユニツ
トBCLA２２−５，２２−６によつて生成され
る。BCLA２２−５，２２−６にはそれぞれ関数
Ｇ，Ｐの各4n bitが入力されるが、同時にBCLA
２２−５の最下位桁には加算時に“０”、減算時
に“１”となるCinが入力され、またBCLA２２
−６には、Cin＝０が入力される。
ロツクへの桁上げは、ブロツク桁上げ先見ユニツ
トBCLA２２−５，２２−６によつて生成され
る。BCLA２２−５，２２−６にはそれぞれ関数
Ｇ，Ｐの各4n bitが入力されるが、同時にBCLA
２２−５の最下位桁には加算時に“０”、減算時
に“１”となるCinが入力され、またBCLA２２
−６には、Cin＝０が入力される。
BCLA２２−６は、Ａ−Ｂの演算実行に際し
て、BCLA２２−５の最上位桁からの桁上げ
Coutが“０”となつたとき、すなわち演算結果
が補数となることが判定されたときに切り替えら
れる桁上げ演算を、BCLA２２−５と並行して実
行するもので演算時間を短縮するための構成であ
る。
て、BCLA２２−５の最上位桁からの桁上げ
Coutが“０”となつたとき、すなわち演算結果
が補数となることが判定されたときに切り替えら
れる桁上げ演算を、BCLA２２−５と並行して実
行するもので演算時間を短縮するための構成であ
る。
各BCLA２２−５，２２−６で生成された桁上
げは、それぞれセレクタ２５−２，２５−３，２
５−４で、BCLA２２−５のCoutにより一方が
選択され、CLA２２−２，２２−３，２２−４
の各最下位桁に入力される。
げは、それぞれセレクタ２５−２，２５−３，２
５−４で、BCLA２２−５のCoutにより一方が
選択され、CLA２２−２，２２−３，２２−４
の各最下位桁に入力される。
なお、CLA２２−１の最下位桁には、同様に
BCLA２２−５のCoutにより制御されるセレク
タ２５−１を介して、加算時に“０”で減算時に
“１”となるCinか“０”の一方が選択されて入
力される。
BCLA２２−５のCoutにより制御されるセレク
タ２５−１を介して、加算時に“０”で減算時に
“１”となるCinか“０”の一方が選択されて入
力される。
このようにして、CLA２２−１ないし２２−
４から出力される合計4n bitの桁上げＣと、桁上
げ生成／伝播関数生成ユニツト２１からの4n bit
の桁上げ伝播関数Ｐとは、和生成ユニツト２３に
おいて加算され、和Ｓを生成する。
４から出力される合計4n bitの桁上げＣと、桁上
げ生成／伝播関数生成ユニツト２１からの4n bit
の桁上げ伝播関数Ｐとは、和生成ユニツト２３に
おいて加算され、和Ｓを生成する。
和Ｓは、BCLA２２−５から出力される桁上げ
Coutが“１”のとき Ｓ＝Ａ＋＋１ であり、Coutが“０”のときには、 Ｓ＝Ａ＋ となる。
Coutが“１”のとき Ｓ＝Ａ＋＋１ であり、Coutが“０”のときには、 Ｓ＝Ａ＋ となる。
和Ｓは反転回路２４で反転されてとなりＳ，
Ｓはそれぞれセレクタ２６へ入力される。セレク
タ２６は、Cout＝１のときＳを、そしてCout＝
０のときを選択する。これにより、Ａ＞Ｂのと
きＡ−Ｂ，ＡＢのときＢ−Ａの絶対値表現の結
果を出力する。
Ｓはそれぞれセレクタ２６へ入力される。セレク
タ２６は、Cout＝１のときＳを、そしてCout＝
０のときを選択する。これにより、Ａ＞Ｂのと
きＡ−Ｂ，ＡＢのときＢ−Ａの絶対値表現の結
果を出力する。
なお、CLA２２−１ないし２２−４をもう１
組設け、BCLA２２−５，２２−６と対応させ
て、それぞれCin＝１の場合の桁上げＣの生成
と、Cin＝０の場合の桁上げＣの生成とを並列に
実行させ、BCLA２２−５から出力されるCout
によりそれぞれの桁上げＣを選択させることによ
り、さらに高速化を図ることも可能である。
組設け、BCLA２２−５，２２−６と対応させ
て、それぞれCin＝１の場合の桁上げＣの生成
と、Cin＝０の場合の桁上げＣの生成とを並列に
実行させ、BCLA２２−５から出力されるCout
によりそれぞれの桁上げＣを選択させることによ
り、さらに高速化を図ることも可能である。
本発明の加減算回路によれば、減算実行の際、
演算すべき２つの絶対値数の大小比較を行う必要
がなく、また演算結果の再補数化も不必要となる
ため、演算の高速化と、ハードウエア量の削減と
が可能となる。
演算すべき２つの絶対値数の大小比較を行う必要
がなく、また演算結果の再補数化も不必要となる
ため、演算の高速化と、ハードウエア量の削減と
が可能となる。
第１図は本発明の原理構成を示す図、第２図は
本発明の１実施例回路の構成図である。 第１図において、１１……桁上げ生成／伝播関
数生成ユニツト，１２−１……第１の桁上げ先見
ユニツト、１２−２……第２の桁上げ先見ユニツ
ト、１３……和生成ユニツト、１４……反転回
路、１５，１６……セレクタ。
本発明の１実施例回路の構成図である。 第１図において、１１……桁上げ生成／伝播関
数生成ユニツト，１２−１……第１の桁上げ先見
ユニツト、１２−２……第２の桁上げ先見ユニツ
ト、１３……和生成ユニツト、１４……反転回
路、１５，１６……セレクタ。
Claims (1)
- 【特許請求の範囲】 １ 演算数を複数のブロツクに分割し、桁上げ先
見回路を下位層のブロツク内の桁上げ先見ユニツ
トと上位層のブロツク間の桁上げ先見ユニツトと
に階層構造化して有している絶対値数加減算回路
において、 ２つの演算数Ａ，Ｂを入力として、桁上げ生成
関数Ｇおよび桁上げ伝播関数Ｐを生成する桁上げ
生成／伝播関数生成ユニツト２１と、 桁上げ生成関数Ｇおよび桁上げ伝播関数Ｐを入
力とし、かつ最下位桁への桁上がりに加算時には
０、減算時には１を与えられて、各ブロツクごと
の桁上げＣを生成する上位層の第１の桁上げ先見
ユニツト２２−５と、 桁上げ生成関数Ｇおよび桁上げ伝播関数Ｐを入
力とし、かつ最下位桁への桁上がりを０に固定さ
れて、各ブロツクごとの桁上げを生成する上位層
の第２の桁上げ先見ユニツト２２−６と、 上位層の第１と第２の桁上げ先見ユニツトがそ
れぞれ生成した各ブロツクごとの桁上げの一方お
よび最下位桁への桁上がり０，１の一方を選択可
能とする第１の選択手段２５−１〜２５−４と、 第１の選択手段２５−１〜２５−４が選択した
桁上げおよび最下位桁への桁上がりと、桁上げ生
成関数Ｇおよび桁上げ伝播関数Ｐを入力として各
ブロツクごとに各桁の桁上げＣを生成する下位層
の桁上げ先見ユニツト２２−１〜２２−４と、 各桁ごとの桁上げＣと桁上げ生成関数Ｇおよび
桁上げ伝播関数Ｐとを入力として、それらの和Ｓ
を演算する和生成ユニツト２３と、和生成ユニツ
ト２３の出力を反転する反転回路２４と、 和生成ユニツト２３の出力および反転回路２４
の出力の一方を選択可能とする第２の選択手段２
６とをそなえ、 減算実行時に、最下位桁への桁上がりを１にし
た上位層の第１の桁上げ先見ユニツト２２−５の
桁上げと、最下位桁への桁上がりを０にした上位
層の第２の桁上げ先見ユニツト２２−６の桁上げ
の両方を同時に求め、 最下位桁への桁上がりが１の場合の上位層の第
１の桁上げ先見ユニツト２２−５の最上位桁から
桁上げが生じた時は上位層の第１の桁上げ先見ユ
ニツト２２−５の桁上げ出力を選択し、他方最上
位桁から桁上げが生じなかつた時は上位層の第２
の桁上げ先見ユニツト２２−６の桁上げ出力を選
択するように第１の選択手段２５−１〜２５−４
を制御し、 和生成ユニツト２３で得られた出力を、前記最
上位桁からの桁上げが１の時はそのまま選択し、
０の時は、出力を反転したものを選択するように
第２の選択手段２６を制御することを特徴とする
絶対値数加減算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164549A JPS6225325A (ja) | 1985-07-25 | 1985-07-25 | 絶対値数加減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60164549A JPS6225325A (ja) | 1985-07-25 | 1985-07-25 | 絶対値数加減算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6225325A JPS6225325A (ja) | 1987-02-03 |
| JPH0464091B2 true JPH0464091B2 (ja) | 1992-10-13 |
Family
ID=15795268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60164549A Granted JPS6225325A (ja) | 1985-07-25 | 1985-07-25 | 絶対値数加減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225325A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4811272A (en) * | 1987-05-15 | 1989-03-07 | Digital Equipment Corporation | Apparatus and method for an extended arithmetic logic unit for expediting selected floating point operations |
| JP2685466B2 (ja) * | 1987-12-21 | 1997-12-03 | 株式会社日立製作所 | アドレス演算器 |
| JP2681968B2 (ja) * | 1988-02-12 | 1997-11-26 | 松下電器産業株式会社 | 演算処理装置 |
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| JP2653134B2 (ja) * | 1988-10-28 | 1997-09-10 | 松下電器産業株式会社 | 演算処理装置 |
| JP2606331B2 (ja) * | 1988-11-07 | 1997-04-30 | 日本電気株式会社 | 絶対値加減算方法及びその装置 |
| JPH02170227A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 絶対値加減算方式とその装置 |
| JPH056263A (ja) * | 1991-06-27 | 1993-01-14 | Nec Corp | 加算器およびその加算器を用いた絶対値演算回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177542A (ja) * | 1985-02-01 | 1986-08-09 | Nec Corp | 符号補数・符号絶対値併用加減算装置 |
-
1985
- 1985-07-25 JP JP60164549A patent/JPS6225325A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177542A (ja) * | 1985-02-01 | 1986-08-09 | Nec Corp | 符号補数・符号絶対値併用加減算装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6225325A (ja) | 1987-02-03 |
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