JPS60129834A - 乗除算器 - Google Patents
乗除算器Info
- Publication number
- JPS60129834A JPS60129834A JP58239104A JP23910483A JPS60129834A JP S60129834 A JPS60129834 A JP S60129834A JP 58239104 A JP58239104 A JP 58239104A JP 23910483 A JP23910483 A JP 23910483A JP S60129834 A JPS60129834 A JP S60129834A
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- divisor
- reciprocal
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- 230000002542 deteriorative effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000007792 addition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T5/00—Image enhancement or restoration
- G06T5/20—Image enhancement or restoration using local operators
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は画像信号等の高速信号処理に適する高速乗除算
器に関するものである。
器に関するものである。
従来例の構成とその問題点
画像信号のディジタル処理に乗算および除算は欠くこと
のできない重要な演算要素である。これらの演算を高速
に行うために乗算器および除算器には並列型が用いられ
る。
のできない重要な演算要素である。これらの演算を高速
に行うために乗算器および除算器には並列型が用いられ
る。
第1図に被乗数および乗数が4ビツトの場合の並列型乗
算器の従来例を示す。X s−X 3 は被乗数入力、
ys−y3 は乗数入力であり、x6およびy8は符号
ビット、x1〜x3 およびy1〜y3は数値ビットで
ある。101〜106はANDゲートであり、第2図に
示す入出力関係となっている。
算器の従来例を示す。X s−X 3 は被乗数入力、
ys−y3 は乗数入力であり、x6およびy8は符号
ビット、x1〜x3 およびy1〜y3は数値ビットで
ある。101〜106はANDゲートであり、第2図に
示す入出力関係となっている。
107〜1○9は第3図に示すANDゲートと半加算器
で構成されるブロックであり、301 はANDゲ−1
−1302は半加算器、Sは半加算器の和出力、C0は
桁上げ出力である。110〜115は第4図に示すAN
Dゲートと全加算器で構成されるブロックであり、4O
1はANDゲート、402は全加算器、Ciは全加算器
の桁上げ入力、Sは和出力、coは桁上げ出力である。
で構成されるブロックであり、301 はANDゲ−1
−1302は半加算器、Sは半加算器の和出力、C0は
桁上げ出力である。110〜115は第4図に示すAN
Dゲートと全加算器で構成されるブロックであり、4O
1はANDゲート、402は全加算器、Ciは全加算器
の桁上げ入力、Sは和出力、coは桁上げ出力である。
126は7:5Rゲート、116〜121はインバータ
であり、122〜125は第4図402 に示す全加算
器である。
であり、122〜125は第4図402 に示す全加算
器である。
被乗数人力xs−x3 および乗数人力y8〜y3の部
分積をANDゲートで生成し、各加算器で加算すること
により、乗算出力ps−P6 が得られる。pSは符号
ビット、p1〜p6は数値ビットである。
分積をANDゲートで生成し、各加算器で加算すること
により、乗算出力ps−P6 が得られる。pSは符号
ビット、p1〜p6は数値ビットである。
この様に乗算においてはシフトと加算の繰り返しであり
、部分積を同時に生成できるため並列型とすることによ
り高速演算が可能である。
、部分積を同時に生成できるため並列型とすることによ
り高速演算が可能である。
一方、除算においてはシフトと減算をおこなわなければ
ならない。つまり除算では1回の減算結果が次におこな
うべき処理を決定する。
ならない。つまり除算では1回の減算結果が次におこな
うべき処理を決定する。
第6図に除算器の従来例を示す。v8〜v3 は被除数
、d8〜d3 は除数であり、vIl+およびd5は符
号ビットv1〜v3 およびd1〜d3 は数値ビット
である。501〜516は第6図に示す全加算器601
とANDゲート602,603 インバータ604
およびORゲート’605 から成る制御回路で構成さ
れる基本除算ブロックであり、全加算器601 はa、
b入力および桁上げ入力C1により和出力Sおよび桁上
げ出力Coを生成する。
、d8〜d3 は除数であり、vIl+およびd5は符
号ビットv1〜v3 およびd1〜d3 は数値ビット
である。501〜516は第6図に示す全加算器601
とANDゲート602,603 インバータ604
およびORゲート’605 から成る制御回路で構成さ
れる基本除算ブロックであり、全加算器601 はa、
b入力および桁上げ入力C1により和出力Sおよび桁上
げ出力Coを生成する。
517〜529はEXORゲート、530 はインノ<
−タ、531〜534 td−半扉jJ、器テh リ、
EXORゲート617〜62○により入力信号の符号に
よる入力補正を、又、E XORゲート621〜524
によ4り制御信号iの補正を行い、EXORゲート62
5〜528および半加算器531〜632により出力補
正を行っている。
−タ、531〜534 td−半扉jJ、器テh リ、
EXORゲート617〜62○により入力信号の符号に
よる入力補正を、又、E XORゲート621〜524
によ4り制御信号iの補正を行い、EXORゲート62
5〜528および半加算器531〜632により出力補
正を行っている。
被除数v6〜v3 に対して、基本除算ブロック6○1
〜504で構成される段で1回目の除数ds〜d3の減
算を行い、5o1 の桁上げ信号C0により制御信号1
を生成し基本除算ブロック505〜508 で構成され
る段へ送るべき信号を制御し、この段で送られた信号に
対して2回目の除数ds〜d3の減算を行う。この様に
各段での減算を繰り返すことにより、商Qs−Q3およ
び剰余R8〜R3が得られるが、除算の速度に関しては
、各段での減算結果により次段への信号が決定され、各
段における減算が順序的に行われるだめ並列型除算器の
構成においても高速除算を行うことはできない。
〜504で構成される段で1回目の除数ds〜d3の減
算を行い、5o1 の桁上げ信号C0により制御信号1
を生成し基本除算ブロック505〜508 で構成され
る段へ送るべき信号を制御し、この段で送られた信号に
対して2回目の除数ds〜d3の減算を行う。この様に
各段での減算を繰り返すことにより、商Qs−Q3およ
び剰余R8〜R3が得られるが、除算の速度に関しては
、各段での減算結果により次段への信号が決定され、各
段における減算が順序的に行われるだめ並列型除算器の
構成においても高速除算を行うことはできない。
ここで、第1図の乗算器と第5図の除算器を見比べてみ
ると、基本ブロックの配置は同じであり、この基本ブロ
ックは加算器を主体にして構成されている。又、基本ブ
ロック間の信号転送も似ている。この様なことか“ら、
第1図の乗算器又は第5図の除算器に若干の制御回路を
付加することにより、乗算と除算が1つの回路で行える
並列型乗除算器が可能であるが、前述の様に、乗算にお
いては並列型とすることにより、部分積と同時に生成で
きるので高速乗算が可能である。しかるに、除算におい
ては各減算が順序性を持つため高速に演算を行うことが
できないという欠点がある。又、従来の除算器において
は被除数および除数は正規化された数値しか扱えなかっ
た。
ると、基本ブロックの配置は同じであり、この基本ブロ
ックは加算器を主体にして構成されている。又、基本ブ
ロック間の信号転送も似ている。この様なことか“ら、
第1図の乗算器又は第5図の除算器に若干の制御回路を
付加することにより、乗算と除算が1つの回路で行える
並列型乗除算器が可能であるが、前述の様に、乗算にお
いては並列型とすることにより、部分積と同時に生成で
きるので高速乗算が可能である。しかるに、除算におい
ては各減算が順序性を持つため高速に演算を行うことが
できないという欠点がある。又、従来の除算器において
は被除数および除数は正規化された数値しか扱えなかっ
た。
発明の目的
本発明はこの様な問題点を解決すべくなされたものであ
り、高速な除算が可能で回路構成の簡単な乗除算器を提
供するものである。
り、高速な除算が可能で回路構成の簡単な乗除算器を提
供するものである。
発明の構成
本発明は除算の場合の演算を被除数と除数の逆数との乗
算で行うよう構成されたもので、乗算を行う乗算器を有
し、除算においては、除数の逆数とこれに対応するシフ
ト量を書き込んだ記憶装置より、除数をアドレスとして
その逆数およびシフト量を読み出し、乗算器により被除
数と除数の逆数との乗算を行い、乗算結果をシフト量に
応じてシフトし桁合わせを行い、高速演算を可能にした
ものである。
算で行うよう構成されたもので、乗算を行う乗算器を有
し、除算においては、除数の逆数とこれに対応するシフ
ト量を書き込んだ記憶装置より、除数をアドレスとして
その逆数およびシフト量を読み出し、乗算器により被除
数と除数の逆数との乗算を行い、乗算結果をシフト量に
応じてシフトし桁合わせを行い、高速演算を可能にした
ものである。
実施例の説明
第7図に本発明の実施例を示す。
701 は乗算器、702は記憶装置であり、703に
は除数の逆数が、704にはシフト量が記憶されている
。7○5は乗算器7○1 の入力切換回路であり、乗算
除算切換信号Cにより切換わり、乗算器7○1 へ入力
する信号を乗算の場合には乗数Yを、除算の場合には除
数によりアドレスされ記憶装置702 よシ読み出され
る除数の逆数とする。
は除数の逆数が、704にはシフト量が記憶されている
。7○5は乗算器7○1 の入力切換回路であり、乗算
除算切換信号Cにより切換わり、乗算器7○1 へ入力
する信号を乗算の場合には乗数Yを、除算の場合には除
数によりアドレスされ記憶装置702 よシ読み出され
る除数の逆数とする。
706 は、シフト回路7○7 の制御回路であり、乗
算の場合にはシフト量を零とし、除算の場合には記憶装
置から読み出されたシフト量をシフト回路707 へ入
力する。
算の場合にはシフト量を零とし、除算の場合には記憶装
置から読み出されたシフト量をシフト回路707 へ入
力する。
この乗除算器において乗算を行う場合には、乗算器70
1 には被乗数Xと切換回路705 より乗数Yが入力
され、シフト回路707 のシフト量は零・であるので
、出力Pには被乗数Xと乗数Yの乗算結果がそのit高
出力れる。この乗算過程を被乗数Xおよび乗数が4ビツ
トのバイナリ−データの場合を例にとると以下のように
なる。
1 には被乗数Xと切換回路705 より乗数Yが入力
され、シフト回路707 のシフト量は零・であるので
、出力Pには被乗数Xと乗数Yの乗算結果がそのit高
出力れる。この乗算過程を被乗数Xおよび乗数が4ビツ
トのバイナリ−データの場合を例にとると以下のように
なる。
被乗数x 110○、(12(1゜))ooo。
ooo。
010○
0○o。
十)
O010○0○、(48(10) )
シフト−0
OoloOOOl(48(1゜))
除算を行う場合には、乗算器7○1 には被除数■と切
換回路705 より、記憶装置702 から読み出され
た除数りの逆数が入力され、シフト回路707には制御
回路706 より、記憶装置702から読み出されたシ
フト量が入力され、乗算器7○1 の乗算結果がシフト
回路70了 によりシフトされ商Qが得られる。
換回路705 より、記憶装置702 から読み出され
た除数りの逆数が入力され、シフト回路707には制御
回路706 より、記憶装置702から読み出されたシ
フト量が入力され、乗算器7○1 の乗算結果がシフト
回路70了 によりシフトされ商Qが得られる。
ここで記憶装置7○2 には除数の逆数とシフト量が喜
き込まれているが、この値は第8図の様になっている。
き込まれているが、この値は第8図の様になっている。
除数(2)および除数(1O)は除数りを2進数および
1Q進数で表わしたものであり、1/除数(2)は除数
りの逆数を2進数で表わしたものである。記憶データ(
2)が、この記憶装置7○2の逆数部703 に書き込
まれる値であり、1/除数(2)の有効数値ビットを書
き込んでいる。図の例では有効数値4ビツトとしている
が、このビット数は必要な除算の精度に選べばよい。シ
フト量(1O)は、記憶データ(2)を有効数値4ビツ
トとしたために生じる桁づれを補正するだめのものであ
り、このシフト量(1O)に応じて乗算器701 の出
力をシフト回路707 でシフトして桁合わせを行う。
1Q進数で表わしたものであり、1/除数(2)は除数
りの逆数を2進数で表わしたものである。記憶データ(
2)が、この記憶装置7○2の逆数部703 に書き込
まれる値であり、1/除数(2)の有効数値ビットを書
き込んでいる。図の例では有効数値4ビツトとしている
が、このビット数は必要な除算の精度に選べばよい。シ
フト量(1O)は、記憶データ(2)を有効数値4ビツ
トとしたために生じる桁づれを補正するだめのものであ
り、このシフト量(1O)に応じて乗算器701 の出
力をシフト回路707 でシフトして桁合わせを行う。
以下に乗算と同様、被除数■および除数りが4ビツトの
バイナリ−データの場合の除算過程を示す。
バイナリ−データの場合の除算過程を示す。
被除数v 11oo、(12(10))11 ○○。
ooo。
○ Oo。
ooo。
11 ○0
+)
1 1 00000゜
シフト5ビツト
11−00000 (3(1o))
この様だ除数の逆数の有効数値ピントと被除数の乗算を
行い、対応する量のシフトを行うことにより精度をおと
すことなく除算を行うことができる。
行い、対応する量のシフトを行うことにより精度をおと
すことなく除算を行うことができる。
この方式での除算速度はシフト動作は高速に実行できる
ので記憶装置702 の読み出し速度と乗算器701
の乗算速度でほぼ決定される。
ので記憶装置702 の読み出し速度と乗算器701
の乗算速度でほぼ決定される。
ここで記憶装置子O2の記憶容量Mは除数りが4ビツト
の場合 M=2 X(逆数ビット数十シフト量ビット数)となり
96ビツトである。
の場合 M=2 X(逆数ビット数十シフト量ビット数)となり
96ビツトである。
除数りが8ビツトの場合にはM=2816ビツトである
。この様に記憶装置の記憶容量は少ない値となり、逆数
とシフト量の各ビットを並列に読み出すことができるの
で高速読み出しが可能である。
。この様に記憶装置の記憶容量は少ない値となり、逆数
とシフト量の各ビットを並列に読み出すことができるの
で高速読み出しが可能である。
したがって除算速度は乗算器7○1 の乗算速度が支配
的でありミ乗除算において、乗算と除算の速度を大差な
く実行することができる。
的でありミ乗除算において、乗算と除算の速度を大差な
く実行することができる。
発明の効果
本発明によれば、乗算器と記憶装置とシフト回路および
切換回路のみの簡単な構成で、除算を高速に行える乗除
算器を実現できる。又、記憶装置の記憶データと乗算器
の乗算形式を同じにしておけばどの様な表示形態の入力
信号をも処理できる。
切換回路のみの簡単な構成で、除算を高速に行える乗除
算器を実現できる。又、記憶装置の記憶データと乗算器
の乗算形式を同じにしておけばどの様な表示形態の入力
信号をも処理できる。
第1図、第2図、第3図、第4図は乗算器の従来例の説
明回路図、第6図、第6図は除算器の従来例の説明回路
図、第7図は本発明の一実施例の乗除算器の回路図、第
8図は記憶装置の記憶内容説明図である。 701 ・・・・乗算器、702 ・・・・記憶装置、
7○5・ ・切換回路、7○6 ・・・制御回路、70
了 ・・・・・シフト回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
11
明回路図、第6図、第6図は除算器の従来例の説明回路
図、第7図は本発明の一実施例の乗除算器の回路図、第
8図は記憶装置の記憶内容説明図である。 701 ・・・・乗算器、702 ・・・・記憶装置、
7○5・ ・切換回路、7○6 ・・・制御回路、70
了 ・・・・・シフト回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名第1
11
Claims (1)
- 2つの数の乗算を行う乗算器と、この乗算器の出力をシ
フトするシフト回路と、入力信号の逆数および対応する
シフト量を記憶する記憶装置と、乗算の場合に前記シフ
ト回路のシフト量を零にする手段と、除算の場合に前記
記憶装置より入力信号の逆数および対応するシフト量を
読み出す手段と、乗算結果を前記シフト量に応じてシフ
トする手段を有することを特徴とする乗除算器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58239104A JPS60129834A (ja) | 1983-12-19 | 1983-12-19 | 乗除算器 |
US06/682,321 US4635292A (en) | 1983-12-19 | 1984-12-17 | Image processor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58239104A JPS60129834A (ja) | 1983-12-19 | 1983-12-19 | 乗除算器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60129834A true JPS60129834A (ja) | 1985-07-11 |
JPH0211929B2 JPH0211929B2 (ja) | 1990-03-16 |
Family
ID=17039863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58239104A Granted JPS60129834A (ja) | 1983-12-19 | 1983-12-19 | 乗除算器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60129834A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6362415A (ja) * | 1986-09-03 | 1988-03-18 | Fuji Facom Corp | D/a変換装置 |
-
1983
- 1983-12-19 JP JP58239104A patent/JPS60129834A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6362415A (ja) * | 1986-09-03 | 1988-03-18 | Fuji Facom Corp | D/a変換装置 |
Also Published As
Publication number | Publication date |
---|---|
JPH0211929B2 (ja) | 1990-03-16 |
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