JPH0467650B2 - - Google Patents
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- JPH0467650B2 JPH0467650B2 JP60018322A JP1832285A JPH0467650B2 JP H0467650 B2 JPH0467650 B2 JP H0467650B2 JP 60018322 A JP60018322 A JP 60018322A JP 1832285 A JP1832285 A JP 1832285A JP H0467650 B2 JPH0467650 B2 JP H0467650B2
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- 230000000295 complement effect Effects 0.000 claims description 33
- 230000002401 inhibitory effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 125000004122 cyclic group Chemical group 0.000 description 2
- 241000545442 Radix Species 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/506—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages
- G06F7/508—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination with simultaneous carry generation for, or propagation over, two or more stages using carry look-ahead circuits
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Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、符号絶対値加減算と符号補数加減算
とを併用した加減算装置に関する。
とを併用した加減算装置に関する。
(従来の技術)
従来、この種の演算装置で採用されてきた符号
補数加減算装置のブロツク図は第3図に示される
ように前置補数化回路20と加算器30とによつ
て構成され、信号線71上の減算指示信号は加算
器30の最下位桁上げ入力と前置補数化回路20
とに接続され、オペランドa,bに対して演算結
果cは加算の場合にc=a+b、減算の場合にc
=a−b=a++1であつた。
補数加減算装置のブロツク図は第3図に示される
ように前置補数化回路20と加算器30とによつ
て構成され、信号線71上の減算指示信号は加算
器30の最下位桁上げ入力と前置補数化回路20
とに接続され、オペランドa,bに対して演算結
果cは加算の場合にc=a+b、減算の場合にc
=a−b=a++1であつた。
いつぽう、符号絶対値加減算装置は第4図に示
されるように、減算の場合に減数の符号を反転す
るための符号反転回路11と、前置補数化回路2
0と、加算器30と、後置補数化回路25と、符
号選択回路15と、ANDゲート34と、排他的
ORゲート35とから構成される。符号絶対値加
減算装置では、入力オペランドと演算結果とは共
に符号と絶対値とから成立つデータ形式のもので
あるため、実際に加算が行われるのは入力オペラ
ンドa,bが同符号の場合の加算と、異符号の場
合の減算とに限られ、実際に減算が行われるのは
同符号の場合の減算と異符号の場合の加算とに限
られている。
されるように、減算の場合に減数の符号を反転す
るための符号反転回路11と、前置補数化回路2
0と、加算器30と、後置補数化回路25と、符
号選択回路15と、ANDゲート34と、排他的
ORゲート35とから構成される。符号絶対値加
減算装置では、入力オペランドと演算結果とは共
に符号と絶対値とから成立つデータ形式のもので
あるため、実際に加算が行われるのは入力オペラ
ンドa,bが同符号の場合の加算と、異符号の場
合の減算とに限られ、実際に減算が行われるのは
同符号の場合の減算と異符号の場合の加算とに限
られている。
符号絶対値加減算装置では、縮小基数の補数演
算を取扱うために生じる循環桁上げと呼ばれる機
構に特徴がある。すなわち、第4図では加算器3
0の最上位からの桁上げ信号線72を、最下位の
桁上げ入力に戻している点に特徴がある。
算を取扱うために生じる循環桁上げと呼ばれる機
構に特徴がある。すなわち、第4図では加算器3
0の最上位からの桁上げ信号線72を、最下位の
桁上げ入力に戻している点に特徴がある。
(発明が解決しようとする問題点)
信号線72上の循環桁上げは、加算器30の内
部で発生した場所を越えて伝搬することがないた
め、第4図の閉ループでは発振を引起すことはな
いが、加算器30の入力データが刻々と変化して
いるような過渡状態では加算器30の動作が不安
定になりやすい。
部で発生した場所を越えて伝搬することがないた
め、第4図の閉ループでは発振を引起すことはな
いが、加算器30の入力データが刻々と変化して
いるような過渡状態では加算器30の動作が不安
定になりやすい。
特に、桁上げ先見方式を採用した高速加算器に
おいては、その影響がより顕著であり、高速化が
困難であつた。
おいては、その影響がより顕著であり、高速化が
困難であつた。
一般的に、この種の演算処理装置では符号絶対
値加減算だけでなく符号補数加減算も実行する必
要があり、実際には第4図の加減算回路は使用せ
ずに第3図の符号補数加減算装置を使用して、一
度目の加減算の後に再び絶対値化が必要な場合に
は2度目の演算を行い、符号絶対値加減算処理を
実行する例が多く、実質的に符号絶対値加減算の
性能低下の原因となつていた。
値加減算だけでなく符号補数加減算も実行する必
要があり、実際には第4図の加減算回路は使用せ
ずに第3図の符号補数加減算装置を使用して、一
度目の加減算の後に再び絶対値化が必要な場合に
は2度目の演算を行い、符号絶対値加減算処理を
実行する例が多く、実質的に符号絶対値加減算の
性能低下の原因となつていた。
本発明の目的は、桁上げ先見方式の加算器の桁
上げ先見回路を2重化し、符号絶対値加減算にお
ける循環桁上げによる閉ループを取除くことによ
つて上記欠点を除去し、安定で高速に符号絶対値
加減算を実行でき、符号補数加減算と併用できる
ように構成した符号補数・符号絶対値加減算装置
を提供することにある。
上げ先見回路を2重化し、符号絶対値加減算にお
ける循環桁上げによる閉ループを取除くことによ
つて上記欠点を除去し、安定で高速に符号絶対値
加減算を実行でき、符号補数加減算と併用できる
ように構成した符号補数・符号絶対値加減算装置
を提供することにある。
(問題点を解決するための手段)
本発明による符号補数・符号絶対値伴用加減算
装置は第1および第2の桁上げ先見回路と、選択
回路と、加算器と、符号制御回路と、前置補数化
回路と、後置補数化回路と、桁上げ制御回路とを
具備して構成したものである。
装置は第1および第2の桁上げ先見回路と、選択
回路と、加算器と、符号制御回路と、前置補数化
回路と、後置補数化回路と、桁上げ制御回路とを
具備して構成したものである。
第1および第2の桁上げ先見回路は、それぞれ
桁上げ信号を出力するためのものである。
桁上げ信号を出力するためのものである。
選択回路は、第1の桁上げ先見回路において最
上位から桁上げが発生したか否かに対応して、そ
れぞれ第2の桁上げ先見回路あるいは第1の桁上
げ先見回路の桁上げ出力を選択するためのもので
ある。
上位から桁上げが発生したか否かに対応して、そ
れぞれ第2の桁上げ先見回路あるいは第1の桁上
げ先見回路の桁上げ出力を選択するためのもので
ある。
加算器は、第1および第2の桁上げ先見回路に
接続されている桁上げ先見方式のものである。
接続されている桁上げ先見方式のものである。
符号制御回路は、加算器に入力される一対のオ
ペランドの符号を相互に独立に、そのままあるい
は正負を反転して、または固定的に正または負の
符号に差換えて第1および第2の符号出力として
出力するためのものである。
ペランドの符号を相互に独立に、そのままあるい
は正負を反転して、または固定的に正または負の
符号に差換えて第1および第2の符号出力として
出力するためのものである。
前置補数化回路は、符号制御回路からの第1お
よび第2の符号出力が相互に異なる場合には加算
器に入力される一対のオペランドの一方を補数化
するためのものである。
よび第2の符号出力が相互に異なる場合には加算
器に入力される一対のオペランドの一方を補数化
するためのものである。
後置補数化回路は、符号制御回路からの第1お
よび第2の符号出力が相互に異なり、第1の桁上
げ先見回路の最上位からの桁上げが発生しなかつ
た場合には加算器の加算出力を補数化するための
ものである。
よび第2の符号出力が相互に異なり、第1の桁上
げ先見回路の最上位からの桁上げが発生しなかつ
た場合には加算器の加算出力を補数化するための
ものである。
桁上げ制御回路は、加算器の第1および第2の
桁上げ先見回路の最下位への桁上げ入力にそれぞ
れ入力される第1および第2の最下位桁上げ入力
信号、ならびに後置補数化回路の補数化動作を強
制的に抑止する再補数化抑止信号を生成して出力
するためのものである。
桁上げ先見回路の最下位への桁上げ入力にそれぞ
れ入力される第1および第2の最下位桁上げ入力
信号、ならびに後置補数化回路の補数化動作を強
制的に抑止する再補数化抑止信号を生成して出力
するためのものである。
(実施例)
次に、本発明について図面を参照して詳細に説
明する。
明する。
第1図は、本発明による符号補数・符号絶対値
併用加減算装置の一実施例を示すブロツク図であ
る。第1図において、10は符号制御回路、15
は選択回路、20は前置補数化回路、25は後置
補数化回路、30は加算器、31,32はそれぞ
れ桁上げ先見回路、33は選択回路、34は
ANDゲート、35は排他的ORゲート、40は桁
上げ制御回路である。
併用加減算装置の一実施例を示すブロツク図であ
る。第1図において、10は符号制御回路、15
は選択回路、20は前置補数化回路、25は後置
補数化回路、30は加算器、31,32はそれぞ
れ桁上げ先見回路、33は選択回路、34は
ANDゲート、35は排他的ORゲート、40は桁
上げ制御回路である。
第2図は、第1図の動作を説明するためのフロ
ーチヤートである。
ーチヤートである。
符号絶対値加算の場合に、符号制御回路10は
2つのオペランドa,bの符号S(a),S(b)を入力
し、そのまま符号出力SA,SBとして出力する。
(第2図参照)符号絶対値減算の場合には、オ
ペランドaの符号S(a)はそのままオペランドbの
符号S(b)は反転してSA,SBとして出力する。
(第2図参照)符号補数加算の場合には、オペ
ランドa,bの符号に関係なく、SA=SBとして
出力する。(第2図参照)符号補数減算の場合
には、SA≠SBとして出力する。(第2図参照) 符号絶対値加減算の場合には、符号選択回路1
5は符号制御回路10の符号出力SA,SBの一方
を選択し、演算結果の符号S(c)とする。(第2図
ならびに参照) 符号絶対値加減算の場合には、前置補数化回路
20はオペランドbの絶対値部分を入力し、符号
補数加減算の場合には前置補数化回路20はオペ
ランドbを符号も含めて入力する。符号出力SA,
SBの値によつてSA=SBのとき前置補数化回路
20は入力をそのまま出力し、SA≠SBのとき入
力の補数を出力する。(第2図ならびに参照) 符号絶対値加減算において、後置補数化回路2
5は必要に応じて加算器30の加算出力MCの補
数をとる。(第2図参照) 加算器30は桁上げ先見方式の加算器の桁上げ
先見回路を除いた残りの部分であり、入力MA,
MBを加算して桁上げ先見回路31,32によつ
て桁上げ信号を生成するのに必要な各桁ごとの桁
上げ生成信号および桁上げ伝播信号を生成して、
それぞれ信号線60および信号線61上に出力す
る。いつぽう、加算器30では桁上げ選択回路3
3からの桁上げ信号を信号線64から入力して、
加算出力MCを送出する。
2つのオペランドa,bの符号S(a),S(b)を入力
し、そのまま符号出力SA,SBとして出力する。
(第2図参照)符号絶対値減算の場合には、オ
ペランドaの符号S(a)はそのままオペランドbの
符号S(b)は反転してSA,SBとして出力する。
(第2図参照)符号補数加算の場合には、オペ
ランドa,bの符号に関係なく、SA=SBとして
出力する。(第2図参照)符号補数減算の場合
には、SA≠SBとして出力する。(第2図参照) 符号絶対値加減算の場合には、符号選択回路1
5は符号制御回路10の符号出力SA,SBの一方
を選択し、演算結果の符号S(c)とする。(第2図
ならびに参照) 符号絶対値加減算の場合には、前置補数化回路
20はオペランドbの絶対値部分を入力し、符号
補数加減算の場合には前置補数化回路20はオペ
ランドbを符号も含めて入力する。符号出力SA,
SBの値によつてSA=SBのとき前置補数化回路
20は入力をそのまま出力し、SA≠SBのとき入
力の補数を出力する。(第2図ならびに参照) 符号絶対値加減算において、後置補数化回路2
5は必要に応じて加算器30の加算出力MCの補
数をとる。(第2図参照) 加算器30は桁上げ先見方式の加算器の桁上げ
先見回路を除いた残りの部分であり、入力MA,
MBを加算して桁上げ先見回路31,32によつ
て桁上げ信号を生成するのに必要な各桁ごとの桁
上げ生成信号および桁上げ伝播信号を生成して、
それぞれ信号線60および信号線61上に出力す
る。いつぽう、加算器30では桁上げ選択回路3
3からの桁上げ信号を信号線64から入力して、
加算出力MCを送出する。
桁上げ先見回路31,32は、加算器30から
信号線60,61の桁上げ生成信号および桁上げ
伝播信号を共通的に入力し、さらに最下位への桁
上げ入力として桁上げ制御回路40から個別にそ
れぞれCx,Cyを入力し、それぞれ信号線62,
63上へ桁上げ信号を出力する。(第2図なら
びに参照) 桁上げ選択回路33は、桁上げ先見回路31か
ら出力される最上位から信号線65への桁上げ出
力によつて制御され、信号線65上の桁上げ出力
が0の場合には桁上げ先見回路31から信号線6
2上への桁上げ出力を選択し、信号線65上の桁
上げ出力が1の場合には桁上げ先見回路32から
信号63上への桁上げ出力を選択して、信号線6
4上への桁上げ出力として加算器30に入力す
る。
信号線60,61の桁上げ生成信号および桁上げ
伝播信号を共通的に入力し、さらに最下位への桁
上げ入力として桁上げ制御回路40から個別にそ
れぞれCx,Cyを入力し、それぞれ信号線62,
63上へ桁上げ信号を出力する。(第2図なら
びに参照) 桁上げ選択回路33は、桁上げ先見回路31か
ら出力される最上位から信号線65への桁上げ出
力によつて制御され、信号線65上の桁上げ出力
が0の場合には桁上げ先見回路31から信号線6
2上への桁上げ出力を選択し、信号線65上の桁
上げ出力が1の場合には桁上げ先見回路32から
信号63上への桁上げ出力を選択して、信号線6
4上への桁上げ出力として加算器30に入力す
る。
桁上げ制御回路40は符号絶対値加減算と符号
補数加減算との切替え制御を行い、符号絶対値加
減算の場合には後置補数化回路25の再補数化動
作許可信号Rを1に設定するほか、桁上げ先見回
路31,32への桁上げ入力Cx,Cyをそれぞれ
0,1に設定する。(第2図ならびに参照)
符号補数加減算の場合には、R=0として桁上げ
制御回路40は後置補数化回路25の再補数化動
作を禁止すると共に、加算ではCx=Cy=0に設
定し、減算ではCx=Cy=1に設定する。(第2
図ならびに参照) 次に、各演算の種類ごと具体的なオペランドを
与えながら第1図の動作、および第2図のフロー
チヤートを参照して動作を説明する。
補数加減算との切替え制御を行い、符号絶対値加
減算の場合には後置補数化回路25の再補数化動
作許可信号Rを1に設定するほか、桁上げ先見回
路31,32への桁上げ入力Cx,Cyをそれぞれ
0,1に設定する。(第2図ならびに参照)
符号補数加減算の場合には、R=0として桁上げ
制御回路40は後置補数化回路25の再補数化動
作を禁止すると共に、加算ではCx=Cy=0に設
定し、減算ではCx=Cy=1に設定する。(第2
図ならびに参照) 次に、各演算の種類ごと具体的なオペランドを
与えながら第1図の動作、および第2図のフロー
チヤートを参照して動作を説明する。
加算器30が8ビツトの2進加算器であるとす
ると、或る値aの補数は=255−aとなり、
最上位からの桁上げは加算結果が256以上の場合
に発生する。
ると、或る値aの補数は=255−aとなり、
最上位からの桁上げは加算結果が256以上の場合
に発生する。
第1に符号絶対値加算においてオペランドa=
(+43)10、オペランドb=(+50)10であると仮定
すると、第2図のフローチヤートでは→→
→→→→→の順に処理が実行されて行
く。
(+43)10、オペランドb=(+50)10であると仮定
すると、第2図のフローチヤートでは→→
→→→→→の順に処理が実行されて行
く。
において符号絶対値加算では符号制御回路1
0はオペランドa,bの符号をそのまま通過させ
るのでSA=SB=0(正)となり、において加
算器30にはMA=(43)10、MB=(50)10が入力
され、においてMA+MB+Cx=(43)10+
(50)10+0<(256)10が得られる。従つて、最上
位からの桁上げが発生せず、においてMC=
(93)10となつて演算結果は(+93)10となる。
0はオペランドa,bの符号をそのまま通過させ
るのでSA=SB=0(正)となり、において加
算器30にはMA=(43)10、MB=(50)10が入力
され、においてMA+MB+Cx=(43)10+
(50)10+0<(256)10が得られる。従つて、最上
位からの桁上げが発生せず、においてMC=
(93)10となつて演算結果は(+93)10となる。
第2に符号絶対値減算においてオペランドa=
(43)10、オペランドb=(+50)10であると仮定す
ると、第2図のフローチヤートでは、→→
→→→→→の順に処理が実行されて行
く。符号制御回路10はにおける符号絶対値減
算ではオペランドbの符号を反転するので、SA
=0(正)、SB=1(負)となり、でMA=
(43)10,MB=(255)10−(50)10=(205)10となり
、
においてMA+MB+Cx=(43)10+(205)10+0
<(256)10となつて最上位からの桁上げは発生し
ない。さらに、においてMC=(248)10となり、
で補数化が行われ、NC=(255)10−(248)10=
(7)10となつて演算結果は(−7)10となる。
(43)10、オペランドb=(+50)10であると仮定す
ると、第2図のフローチヤートでは、→→
→→→→→の順に処理が実行されて行
く。符号制御回路10はにおける符号絶対値減
算ではオペランドbの符号を反転するので、SA
=0(正)、SB=1(負)となり、でMA=
(43)10,MB=(255)10−(50)10=(205)10となり
、
においてMA+MB+Cx=(43)10+(205)10+0
<(256)10となつて最上位からの桁上げは発生し
ない。さらに、においてMC=(248)10となり、
で補数化が行われ、NC=(255)10−(248)10=
(7)10となつて演算結果は(−7)10となる。
第3に符号絶対値減算においてオペランドa=
(+50)10、オペランドb=(+43)10であると仮定
すると、第2図のフローチヤートでは→→
→→→の順に処理が実行されて行く。上記
第2の場合と同様に、SA=0(正)、SB=1(負)
となり、ではMA=(50)10,MB=(255)10−
(43)10=(212)10となり、でMA+MB+Cx=
(50)10+(212)10+0>(256)10となる。従つて、
最上位からの桁上げが発生し、においてMA+
MB+Cy=(263)10となるが、桁あふれのために
MC=(263−256)10=(7)10となり、演算結果は
(+7)10となる。
(+50)10、オペランドb=(+43)10であると仮定
すると、第2図のフローチヤートでは→→
→→→の順に処理が実行されて行く。上記
第2の場合と同様に、SA=0(正)、SB=1(負)
となり、ではMA=(50)10,MB=(255)10−
(43)10=(212)10となり、でMA+MB+Cx=
(50)10+(212)10+0>(256)10となる。従つて、
最上位からの桁上げが発生し、においてMA+
MB+Cy=(263)10となるが、桁あふれのために
MC=(263−256)10=(7)10となり、演算結果は
(+7)10となる。
第4に符号補数加算において、オペランドa=
(+43)10、オペランドb=(+50)10であると仮定
すると、第2図のフローチヤートでは→→
→→→→の順に処理が実行されて行く。
符号制御回路10は符号補数加算ではオペランド
a,bの符号に関係なく、SA=SB=0(正)で
あるので、においてMA=(43)10,MB=
(50)10となる。また、Cx=Cy=0であるため加
算結果の最上位からの桁上げに関係なくMC=
(43)10+(50)10+0=(93)10となり、さらにR=
0であるため演算結果は(+93)10となる。
(+43)10、オペランドb=(+50)10であると仮定
すると、第2図のフローチヤートでは→→
→→→→の順に処理が実行されて行く。
符号制御回路10は符号補数加算ではオペランド
a,bの符号に関係なく、SA=SB=0(正)で
あるので、においてMA=(43)10,MB=
(50)10となる。また、Cx=Cy=0であるため加
算結果の最上位からの桁上げに関係なくMC=
(43)10+(50)10+0=(93)10となり、さらにR=
0であるため演算結果は(+93)10となる。
第5に符号補数減算においてオペランドa=
(+43)10,オペランドb=(+50)10であると仮定
すると、第2図のフローチヤートでは→→
→→→→の順に処理が実行されて行く。
符号補数減算では符号制御回路10はオペランド
a,bの符号に関係なくSA=0(正)、SB=1
(負)であるとするので、においてMA=
(43)10,MB=(255)10−(50)10=(205)10となる
。
(+43)10,オペランドb=(+50)10であると仮定
すると、第2図のフローチヤートでは→→
→→→→の順に処理が実行されて行く。
符号補数減算では符号制御回路10はオペランド
a,bの符号に関係なくSA=0(正)、SB=1
(負)であるとするので、においてMA=
(43)10,MB=(255)10−(50)10=(205)10となる
。
また、Cx=Cy=1であるので、加算結果の最
上位からの桁上げに関係なくMC=(43)10+
(205)10+1=(249)10となり、R=0であるので
NC=(249)10となる。これらは8ビツトより成る
2進数の符号補数表現としては(−7)10を表わ
し、演算結果(−7)10となる。
上位からの桁上げに関係なくMC=(43)10+
(205)10+1=(249)10となり、R=0であるので
NC=(249)10となる。これらは8ビツトより成る
2進数の符号補数表現としては(−7)10を表わ
し、演算結果(−7)10となる。
以上、第1〜第5の実例に説明されているよう
に、第1図のブロツク図に示される本実施例にお
いて、符号絶対値加減算や符号補数加減算におい
て正しい演算結果が得られていることがわかる。
また、回路的に循環桁上げ機構と等価な閉ループ
をもたない桁上げ機構が構成されていることも容
易に理解できる。
に、第1図のブロツク図に示される本実施例にお
いて、符号絶対値加減算や符号補数加減算におい
て正しい演算結果が得られていることがわかる。
また、回路的に循環桁上げ機構と等価な閉ループ
をもたない桁上げ機構が構成されていることも容
易に理解できる。
(発明の効果)
本発明には以上説明したように、2重化した桁
上げ先見回路の一方の最上位の桁上げで桁上げ先
見回路の出力を選択して加算器を制御することに
よつて、回路的に安定、且つ、高速に符号絶対値
と符号補数との加減算を併用できると云う効果が
ある。
上げ先見回路の一方の最上位の桁上げで桁上げ先
見回路の出力を選択して加算器を制御することに
よつて、回路的に安定、且つ、高速に符号絶対値
と符号補数との加減算を併用できると云う効果が
ある。
第1図は、本発明による符号絶対値・符号補数
伴用加減算装置の一実施例を示すブロツク図であ
る。第2図は、第1図のブロツク図の動作を説明
するためのフローチヤートである。第3図は、従
来技術による符号補数加減算装置の一例を示すブ
ロツク図である。第4図は、従来技術による符号
絶対値加減算装置の一例を示すブロツク図であ
る。 10…符号制御回路、11…符号反転回路、1
5,33…選択回路、20,25…補数化回路、
30…加算器、31,32…桁上げ先見回路、3
4…ANDゲート、35…排他的ORゲート、40
…桁上げ制御回路。
伴用加減算装置の一実施例を示すブロツク図であ
る。第2図は、第1図のブロツク図の動作を説明
するためのフローチヤートである。第3図は、従
来技術による符号補数加減算装置の一例を示すブ
ロツク図である。第4図は、従来技術による符号
絶対値加減算装置の一例を示すブロツク図であ
る。 10…符号制御回路、11…符号反転回路、1
5,33…選択回路、20,25…補数化回路、
30…加算器、31,32…桁上げ先見回路、3
4…ANDゲート、35…排他的ORゲート、40
…桁上げ制御回路。
Claims (1)
- 1 第1および第2の桁上げ先見回路と、前記第
1の桁上げ先見回路において最上位からの桁上げ
が発生したか否かに対応して、それぞれ前記第2
の桁上げ先見回路あるいは前記第1の桁上げ先見
回路の桁上げ出力を選択するための選択回路と、
前記第1および第2の桁上げ先見回路に接続され
ている桁上げ先見方式の加算器と、前記加算器に
入力された一対のオペランドの符号を相互に独立
に、そのままあるいは正負を反転して、または固
定的に正または負の符号に差換えて第1および第
2の符号出力として出力するための符号制御回路
と、前記符号制御回路からの第1および第2の符
号出力が相互に異なる場合には前記加算器に入力
された一対のオペランドの一方を補数化するため
の前置補数化回路と、前記符号制御回路からの第
1および第2の符号出力が相互に異なり、前記第
1の桁上げ先見回路の最上位からの桁上げが発生
しなかつた場合には前記加算器の加算出力を補数
化するための後置補数化回路と、前記加算器の第
1および第2の桁上げ先見回路の最下位への桁上
げ入力にそれぞれ入力される第1および第2の最
下位桁上げ入力信号、ならびに前記後置補数化回
路の補数化動作を強制的に抑止する再補数化抑止
信号を生成して出力するための桁上げ制御回路と
を具備して構成したことを特徴とする符号補数・
符号絶対値併用加減算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1832285A JPS61177542A (ja) | 1985-02-01 | 1985-02-01 | 符号補数・符号絶対値併用加減算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1832285A JPS61177542A (ja) | 1985-02-01 | 1985-02-01 | 符号補数・符号絶対値併用加減算装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61177542A JPS61177542A (ja) | 1986-08-09 |
JPH0467650B2 true JPH0467650B2 (ja) | 1992-10-29 |
Family
ID=11968371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1832285A Granted JPS61177542A (ja) | 1985-02-01 | 1985-02-01 | 符号補数・符号絶対値併用加減算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61177542A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6225325A (ja) * | 1985-07-25 | 1987-02-03 | Fujitsu Ltd | 絶対値数加減算回路 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5930143A (ja) * | 1982-08-11 | 1984-02-17 | Hitachi Ltd | 演算処理方式 |
JPS5999542A (ja) * | 1982-11-30 | 1984-06-08 | Fujitsu Ltd | 演算回路 |
-
1985
- 1985-02-01 JP JP1832285A patent/JPS61177542A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5930143A (ja) * | 1982-08-11 | 1984-02-17 | Hitachi Ltd | 演算処理方式 |
JPS5999542A (ja) * | 1982-11-30 | 1984-06-08 | Fujitsu Ltd | 演算回路 |
Also Published As
Publication number | Publication date |
---|---|
JPS61177542A (ja) | 1986-08-09 |
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