JP3286793B2 - キャリアウトを確定する回路及び方法 - Google Patents
キャリアウトを確定する回路及び方法Info
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Description
【０００１】
【産業上の利用分野】本発明はコンピュータ回路に関し
て、特に、加算器回路に関してキャリアウト信号を高速
で発生する方法及び装置に関する。
て、特に、加算器回路に関してキャリアウト信号を高速
で発生する方法及び装置に関する。
【０００２】
【従来の技術】デジタルコンピュータで加算器回路を使
用する目的は数多くある。その用途の大半において、加
算器回路の動作速度はきわめて重要である。たとえば、
デジタルコンピュータで情報の逐次流れを変化させる主
な方式は、条件付き分岐動作の利用によるものである。
一般に、条件付き分岐動作は何らかの算術演算に従属し
ており、その結果に基づいて、ある特定のアドレスへ分
岐すべきか否かの決定を実行する。算術演算の結果は、
通常、加算と、キャリアウトと、符号とを含み、決定は
これらの要素のいずれか１つ、又はこれらの要素の組合
わせ、もしくはこれらの要素から生成されるフラグに従
って行われれば良い。最終キャリアウト値に従属するフ
ラグを生成するために必要とされる時間の長さは重大な
要素となるのが普通であり、従って、プロセッサの速度
を増すという点で主要な要因である。
用する目的は数多くある。その用途の大半において、加
算器回路の動作速度はきわめて重要である。たとえば、
デジタルコンピュータで情報の逐次流れを変化させる主
な方式は、条件付き分岐動作の利用によるものである。
一般に、条件付き分岐動作は何らかの算術演算に従属し
ており、その結果に基づいて、ある特定のアドレスへ分
岐すべきか否かの決定を実行する。算術演算の結果は、
通常、加算と、キャリアウトと、符号とを含み、決定は
これらの要素のいずれか１つ、又はこれらの要素の組合
わせ、もしくはこれらの要素から生成されるフラグに従
って行われれば良い。最終キャリアウト値に従属するフ
ラグを生成するために必要とされる時間の長さは重大な
要素となるのが普通であり、従って、プロセッサの速度
を増すという点で主要な要因である。
【０００３】加算器の速度の改善を目指した研究は非常
に多い。その作業の多くは、通常は最も長い時間を要す
るキャリアウトの計算のスピードアップに向けられてい
た。これは、最上位の段からのキャリアウトが下位の加
算段のそれぞれで起こったことの影響を受けるという意
味からも正しい。典型的には、各段のキャリアウトは和
の計算に伴って計算される。最終的には、キャリアウト
と和を使用して、条件付き分岐機能を決定するために必
要な他の要因を計算する。
に多い。その作業の多くは、通常は最も長い時間を要す
るキャリアウトの計算のスピードアップに向けられてい
た。これは、最上位の段からのキャリアウトが下位の加
算段のそれぞれで起こったことの影響を受けるという意
味からも正しい。典型的には、各段のキャリアウトは和
の計算に伴って計算される。最終的には、キャリアウト
と和を使用して、条件付き分岐機能を決定するために必
要な他の要因を計算する。
【０００４】加算器を高速ハードウェアで実現する方式
には、キャリ先見方式，キャリ選択方式，マンチェスタ
キャリチェーン方式などがある。キャリ先見方式と、マ
ンチェスタキャリチェーン方式の加算器は、その動作
が、元来、逐次的な性質をもつために、速度が限定され
る。これに対し、キャリ選択方式の加算器は複数群の数
字の２つの結果を並列して計算し、グループへのキャリ
イン値がわかったところで２つのうち正しいほうを選択
する。いくつかの列をサブセットとして並列して計算す
る場合、少なくとも論理上は、非常に速い動作を得るこ
とができるであろう。ところが、現実には、そのような
加算器は大量の回路を必要とし、従って、実現に要する
コストは高く、理論上予測されるより動作速度は遅くな
ってしまう。そこで、高速で動作するが、従来のように
は非常に大量の回路を利用する必要のない構成が要求さ
れる。
には、キャリ先見方式，キャリ選択方式，マンチェスタ
キャリチェーン方式などがある。キャリ先見方式と、マ
ンチェスタキャリチェーン方式の加算器は、その動作
が、元来、逐次的な性質をもつために、速度が限定され
る。これに対し、キャリ選択方式の加算器は複数群の数
字の２つの結果を並列して計算し、グループへのキャリ
イン値がわかったところで２つのうち正しいほうを選択
する。いくつかの列をサブセットとして並列して計算す
る場合、少なくとも論理上は、非常に速い動作を得るこ
とができるであろう。ところが、現実には、そのような
加算器は大量の回路を必要とし、従って、実現に要する
コストは高く、理論上予測されるより動作速度は遅くな
ってしまう。そこで、高速で動作するが、従来のように
は非常に大量の回路を利用する必要のない構成が要求さ
れる。
【０００５】論理の上では非常に高速で結果を発生する
加算器の形態の１つは、１９６０年６月刊行のＩＲＥ
Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ Ｅｌｅｃｔｒｏｎｉ
ｃＣｏｍｐｕｔｅｒに掲載されたＪ．Ｓｋｌａｎｓｋｙ
の論文「Ｃｏｎｄｉｔｉｏｎａｌ−Ｓｕｍ Ａｄｄｉｔ
ｉｏｎ Ｌｏｇｉｃ」の中に記載されている。この形の
加算器は非常に高速の結果を発生すると示唆されている
が、そのような結果を得るためにはきわめて多くのゲー
トが必要であり、また、それらのゲートを経ることによ
り遅延が起こるので、そのような加算器は実際には他の
高速加算器より速いというわけではない。従って、この
場合にも、依然として、高速で動作するが、従来のよう
に非常に大量の回路を利用する必要のない構成は必要な
のである。
加算器の形態の１つは、１９６０年６月刊行のＩＲＥ
Ｔｒａｎｓａｃｔｉｏｎｓ Ｏｎ Ｅｌｅｃｔｒｏｎｉ
ｃＣｏｍｐｕｔｅｒに掲載されたＪ．Ｓｋｌａｎｓｋｙ
の論文「Ｃｏｎｄｉｔｉｏｎａｌ−Ｓｕｍ Ａｄｄｉｔ
ｉｏｎ Ｌｏｇｉｃ」の中に記載されている。この形の
加算器は非常に高速の結果を発生すると示唆されている
が、そのような結果を得るためにはきわめて多くのゲー
トが必要であり、また、それらのゲートを経ることによ
り遅延が起こるので、そのような加算器は実際には他の
高速加算器より速いというわけではない。従って、この
場合にも、依然として、高速で動作するが、従来のよう
に非常に大量の回路を利用する必要のない構成は必要な
のである。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、２つの２進数の加算からのキャリアウトを計算する
新たな回路を提供することである。本発明の別の、より
特定した目的は、２つの２進数の和とは別個に２つの２
進数の和のキャリアウトを高速で計算する回路を提供す
ることである。本発明のさらに別の、より特定した目的
は、条件付き分岐動作に必要な全てのフラグを高速で発
生するための回路を提供することである。
は、２つの２進数の加算からのキャリアウトを計算する
新たな回路を提供することである。本発明の別の、より
特定した目的は、２つの２進数の和とは別個に２つの２
進数の和のキャリアウトを高速で計算する回路を提供す
ることである。本発明のさらに別の、より特定した目的
は、条件付き分岐動作に必要な全てのフラグを高速で発
生するための回路を提供することである。
【０００７】
【課題を解決するための手段】本発明の上記の目的及び
その他の目的は、はるかに高速のけた上げ生成を生じさ
せるためにけた上げ生成機能を加算器の加算機能から分
離する回路において実現される。加算すべき２つの数の
各ビットからの２つの可能キャリアウト値を利用し、次
に、連続する複数の段で、各ビットの２つの可能キャリ
アウトを１つ又は２つ以上の下位ビットからの２つの可
能キャリアウトと組合わせて、２つの可能上位キャリア
ウトを生成し、先行する段に関する実際キャリアウトが
確定されるまでこのプロセスを継続することにより、加
算の結果が得られる前に最終キャリアウトを生成するこ
とができる。このキャリアウトを使用して、条件付き分
岐動作の結果に到達するために要求される全てのフラグ
を迅速に確定する。本発明の上記の目的及び特徴，並び
にその他の目的及び特徴は、図面に関連する以下の詳細
な説明を参照することによりさらに良く理解されるであ
ろう。尚、図面中、いくつかの図を通して、同じ図中符
号は同じ素子を指示する。
その他の目的は、はるかに高速のけた上げ生成を生じさ
せるためにけた上げ生成機能を加算器の加算機能から分
離する回路において実現される。加算すべき２つの数の
各ビットからの２つの可能キャリアウト値を利用し、次
に、連続する複数の段で、各ビットの２つの可能キャリ
アウトを１つ又は２つ以上の下位ビットからの２つの可
能キャリアウトと組合わせて、２つの可能上位キャリア
ウトを生成し、先行する段に関する実際キャリアウトが
確定されるまでこのプロセスを継続することにより、加
算の結果が得られる前に最終キャリアウトを生成するこ
とができる。このキャリアウトを使用して、条件付き分
岐動作の結果に到達するために要求される全てのフラグ
を迅速に確定する。本発明の上記の目的及び特徴，並び
にその他の目的及び特徴は、図面に関連する以下の詳細
な説明を参照することによりさらに良く理解されるであ
ろう。尚、図面中、いくつかの図を通して、同じ図中符
号は同じ素子を指示する。
【０００８】〔表記法及び用語〕以下の詳細な説明の中
には、コンピュータメモリ内部におけるデータビットの
操作をアルゴリズム及び記号表示によって提示している
部分がある。そのようなアルゴリズムによる説明や表示
は、データ処理技術に熟達した人がその作業の内容をそ
の分野の当業者に最も有効に伝達するための手段であ
る。ここで、また、一般的にも、アルゴリズムはある所
望の結果に至る首尾一貫したステップのシーケンスであ
ると考えられている。それらのステップは物理的量の物
理的操作を要求するステップである。通常、それらの量
は記憶，転送，組合わせ，比較及びその他の方法による
操作が可能である電気信号又は磁気信号の形態をとる
が、必ずしもそうであるとは限らない。時によっては、
主として一般に使用されている用語であるという理由に
より、それらの信号をビット，値，要素，記号，文字，
項，数などと呼ぶと好都合であることがわかっている。
ただし、これらの用語及びそれに類する用語は、全て、
適切な物理的量と関連させるべきものであり、単にその
ような量に便宜上付されたラベルであるにすぎないこと
を忘れてはならない。さらに、実行される操作を、オペ
レータが実行する知的動作と一般に関連している加算又
は比較などの用語で呼ぶことが多いが、本発明の一部を
成す，ここで説明する動作のいずれをとっても、そのよ
うなオペレータの能力は不要であり、多くの場合に望ま
しくない。動作は機械の動作である。いずれの場合に
も、機械を動作させる際の方法動作と、計算それ自体の
方法との明確な区別に留意すべきである。本発明は、電
気信号又は他の物理的（たとえば、機械的，化学的）信
号を処理して、他の所望の物理的信号を発生させるに際
してコンピュータを動作させる装置及び方法ステップに
関する。
には、コンピュータメモリ内部におけるデータビットの
操作をアルゴリズム及び記号表示によって提示している
部分がある。そのようなアルゴリズムによる説明や表示
は、データ処理技術に熟達した人がその作業の内容をそ
の分野の当業者に最も有効に伝達するための手段であ
る。ここで、また、一般的にも、アルゴリズムはある所
望の結果に至る首尾一貫したステップのシーケンスであ
ると考えられている。それらのステップは物理的量の物
理的操作を要求するステップである。通常、それらの量
は記憶，転送，組合わせ，比較及びその他の方法による
操作が可能である電気信号又は磁気信号の形態をとる
が、必ずしもそうであるとは限らない。時によっては、
主として一般に使用されている用語であるという理由に
より、それらの信号をビット，値，要素，記号，文字，
項，数などと呼ぶと好都合であることがわかっている。
ただし、これらの用語及びそれに類する用語は、全て、
適切な物理的量と関連させるべきものであり、単にその
ような量に便宜上付されたラベルであるにすぎないこと
を忘れてはならない。さらに、実行される操作を、オペ
レータが実行する知的動作と一般に関連している加算又
は比較などの用語で呼ぶことが多いが、本発明の一部を
成す，ここで説明する動作のいずれをとっても、そのよ
うなオペレータの能力は不要であり、多くの場合に望ま
しくない。動作は機械の動作である。いずれの場合に
も、機械を動作させる際の方法動作と、計算それ自体の
方法との明確な区別に留意すべきである。本発明は、電
気信号又は他の物理的（たとえば、機械的，化学的）信
号を処理して、他の所望の物理的信号を発生させるに際
してコンピュータを動作させる装置及び方法ステップに
関する。
【０００９】
【実施例】図１に２つの２進数の高速加算を得るための
典型的な構成を示す。第１のキャリ先見加算器１２は、
２つの２進数Ａ及びＢの下位４ビットを加算するために
利用される。この加算器１２はキャリイン信号Ｃin0 を
受信し、その信号を様々な段を通して伝播させて、信号
をそれらの段で加算すべきビットと組合わせ、最終段か
らＳ０〜Ｓ３と、キャリアウト信号Ｃ３とを発生する。
同時に、加算器回路１４は２つの２進数Ａ及びＢの上位
ビット４〜７を受信し、和Ｓ１＿４〜Ｓ１＿７と、第３
段からの１のキャリインを仮定するキャリアウトＣ１＿
８とを計算する。また、加算器回路１６は２つの２進数
Ａ及びＢの上位ビットを供給されて、和Ｓ０＿４〜Ｓ０
＿７と、第３段からの０のキャリインを仮定するキャリ
アウトＣ０＿８とを計算する。正しい上位和ビットは加
算器１２からの最終キャリアウトＣ３によりマルチプレ
クサ１８を使用して選択される。同様に、正しい最終キ
ャリアウト「ｎｏｔ Ｃ８」は、キャリアウトＣ３の条
件に従って２つの可能性から選択するＯＲゲート２０
と、ＮＡＮＤゲート２２とにより発生される。
典型的な構成を示す。第１のキャリ先見加算器１２は、
２つの２進数Ａ及びＢの下位４ビットを加算するために
利用される。この加算器１２はキャリイン信号Ｃin0 を
受信し、その信号を様々な段を通して伝播させて、信号
をそれらの段で加算すべきビットと組合わせ、最終段か
らＳ０〜Ｓ３と、キャリアウト信号Ｃ３とを発生する。
同時に、加算器回路１４は２つの２進数Ａ及びＢの上位
ビット４〜７を受信し、和Ｓ１＿４〜Ｓ１＿７と、第３
段からの１のキャリインを仮定するキャリアウトＣ１＿
８とを計算する。また、加算器回路１６は２つの２進数
Ａ及びＢの上位ビットを供給されて、和Ｓ０＿４〜Ｓ０
＿７と、第３段からの０のキャリインを仮定するキャリ
アウトＣ０＿８とを計算する。正しい上位和ビットは加
算器１２からの最終キャリアウトＣ３によりマルチプレ
クサ１８を使用して選択される。同様に、正しい最終キ
ャリアウト「ｎｏｔ Ｃ８」は、キャリアウトＣ３の条
件に従って２つの可能性から選択するＯＲゲート２０
と、ＮＡＮＤゲート２２とにより発生される。
【００１０】これからわかるように、キャリアウト「ｎ
ｏｔ Ｃ８」を発生するには、図１の回路は段内部にお
ける和Ｓ０〜Ｓ７を確認するための加算器１２，１４及
び１６の数Ａ及びＢのビットの様々な加算と、けた上げ
計算の結果を待つことが必要である。これにより、加算
器の動作と、キャリアウト信号の発生は遅くなる。たと
えば、加算器１２のキャリアウトＣ３ｏｕｔは、マルチ
プレクサ１８及びＯＲゲート２０の内部で、和の値の多
重化と、「ｎｏｔ Ｃ８」の計算とを制御するために使
用される。このような和の値を計算する際の利用は関連
する論理の量を増やしてしまい、その結果、最終けた上
げ出力を発生するために必要な時間が長くなる。
ｏｔ Ｃ８」を発生するには、図１の回路は段内部にお
ける和Ｓ０〜Ｓ７を確認するための加算器１２，１４及
び１６の数Ａ及びＢのビットの様々な加算と、けた上げ
計算の結果を待つことが必要である。これにより、加算
器の動作と、キャリアウト信号の発生は遅くなる。たと
えば、加算器１２のキャリアウトＣ３ｏｕｔは、マルチ
プレクサ１８及びＯＲゲート２０の内部で、和の値の多
重化と、「ｎｏｔ Ｃ８」の計算とを制御するために使
用される。このような和の値を計算する際の利用は関連
する論理の量を増やしてしまい、その結果、最終けた上
げ出力を発生するために必要な時間が長くなる。
【００１１】図２は、先に挙げた論文の中でＳｋｌａｎ
ｓｋｙにより提案された条件付きけた上げ加算器を示
す。この加算器では、２つの７ビット数を第１のレベル
でビット加算器Ｈによりビットごとに（ｘ０ｙ０からｘ
６ｙ６により表される）加算して、それぞれの加算器回
路から可能な４つの出力を発生する。それらの出力は、
キャリインが０の場合には発生される和と、キャリイン
が１の場合に発生される和と、キャリインが０の場合に
発生されるキャリアウトと、キャリインが１の場合に発
生されるキャリアウトである。これらの第１レベル加算
器回路Ｈのうち１つおきの回路によって発生する出力信
号は、複数対の第２のレベル回路Ｑ１に供給される。こ
れらの回路Ｑ１は、先行ビットの出力からのキャリイン
０又はキャリイン１のいずれかによりイネーブルされ
る。従って、これらの回路は、先行する段からのキャリ
インの状態に従って決まる信号を出力端子へ転送する。
これは次のレベルまで続き、次のレベルにおいては、２
つのＱ１段の可能な和と、キャリアウトの双方を先の段
からの可能な和と共に第２の対の回路Ｑ２に供給する。
一方の回路Ｑ２は先行する段からの０のキャリインによ
りイネーブルされ、他方の回路Ｑ２は１のキャリインに
よりイネーブルされる。この動作は、加算すべき２つの
数にあるビットの数について必要なだけの数の段にわた
って続いてゆく。このように、先行レベルの結果を待た
ずに各レベルの結果に到達するので、Ｑ３レベルでは、
けた上げのあらゆる可能性が依然として存在しているの
である。論理的には、これによって非常に速い演算が可
能になる。実際には、演算速度は各レベルから実際キャ
リアウト値（Ｃ１，Ｃ３，Ｃ５など）を発生させるため
に必要な時間によって左右され、各レベルにおけるそれ
らの値と、可能な和ビットとは中間可能キャリアウト値
を使用して確定される。
ｓｋｙにより提案された条件付きけた上げ加算器を示
す。この加算器では、２つの７ビット数を第１のレベル
でビット加算器Ｈによりビットごとに（ｘ０ｙ０からｘ
６ｙ６により表される）加算して、それぞれの加算器回
路から可能な４つの出力を発生する。それらの出力は、
キャリインが０の場合には発生される和と、キャリイン
が１の場合に発生される和と、キャリインが０の場合に
発生されるキャリアウトと、キャリインが１の場合に発
生されるキャリアウトである。これらの第１レベル加算
器回路Ｈのうち１つおきの回路によって発生する出力信
号は、複数対の第２のレベル回路Ｑ１に供給される。こ
れらの回路Ｑ１は、先行ビットの出力からのキャリイン
０又はキャリイン１のいずれかによりイネーブルされ
る。従って、これらの回路は、先行する段からのキャリ
インの状態に従って決まる信号を出力端子へ転送する。
これは次のレベルまで続き、次のレベルにおいては、２
つのＱ１段の可能な和と、キャリアウトの双方を先の段
からの可能な和と共に第２の対の回路Ｑ２に供給する。
一方の回路Ｑ２は先行する段からの０のキャリインによ
りイネーブルされ、他方の回路Ｑ２は１のキャリインに
よりイネーブルされる。この動作は、加算すべき２つの
数にあるビットの数について必要なだけの数の段にわた
って続いてゆく。このように、先行レベルの結果を待た
ずに各レベルの結果に到達するので、Ｑ３レベルでは、
けた上げのあらゆる可能性が依然として存在しているの
である。論理的には、これによって非常に速い演算が可
能になる。実際には、演算速度は各レベルから実際キャ
リアウト値（Ｃ１，Ｃ３，Ｃ５など）を発生させるため
に必要な時間によって左右され、各レベルにおけるそれ
らの値と、可能な和ビットとは中間可能キャリアウト値
を使用して確定される。
【００１２】さらに、図２の回路を見ればわかるよう
に、このような構成を実現するために必要とされる回路
はすぐにその能力をオーバーする状態になってしまう。
実際に、Ｓｋｌａｎｓｋｙは回路設計者に向けて「最大
ファンアウトは被加数長さの増加関数である」と明確に
警告している。ビットを加算するための回路を含めたた
めにこのようにゲート数が増加すれば、構成に要するコ
ストは大幅に上がり、加算器がキャリアウト値を発生す
るために要する時間も長くなる。これが、おそらく、こ
の種の構成が実際に実現されていない理由であろう。
に、このような構成を実現するために必要とされる回路
はすぐにその能力をオーバーする状態になってしまう。
実際に、Ｓｋｌａｎｓｋｙは回路設計者に向けて「最大
ファンアウトは被加数長さの増加関数である」と明確に
警告している。ビットを加算するための回路を含めたた
めにこのようにゲート数が増加すれば、構成に要するコ
ストは大幅に上がり、加算器がキャリアウト値を発生す
るために要する時間も長くなる。これが、おそらく、こ
の種の構成が実際に実現されていない理由であろう。
【００１３】現在、けた上げ生成機能を加算器の加算機
能から分離することにより、はるかに高速なけた上げ生
成を実行できるということがわかっている。さらに、条
件付き和加算器のこの基本構成を利用し、加算すべき２
つの数の各ビットからの２つの可能キャリアウトを使用
して、２つの可能けた上げを生成し、次に、連続する複
数の段で、各ビットからの２つの可能キャリアウトを１
つ又は２つ以上の下位ビットからの２つの可能キャリア
ウトと組合わせて、２つの可能上位けた上げを生成し、
先行する段からの実際けた上げが確定されるまでこのプ
ロセスを継続することにより、加算の結果を得ることが
できるより速く、最終キャリアウトを実際に生成でき
る。キャリアウト値の生成を分離したため、従来の構成
で加算回路によって発生していた遅延はなくなる。
能から分離することにより、はるかに高速なけた上げ生
成を実行できるということがわかっている。さらに、条
件付き和加算器のこの基本構成を利用し、加算すべき２
つの数の各ビットからの２つの可能キャリアウトを使用
して、２つの可能けた上げを生成し、次に、連続する複
数の段で、各ビットからの２つの可能キャリアウトを１
つ又は２つ以上の下位ビットからの２つの可能キャリア
ウトと組合わせて、２つの可能上位けた上げを生成し、
先行する段からの実際けた上げが確定されるまでこのプ
ロセスを継続することにより、加算の結果を得ることが
できるより速く、最終キャリアウトを実際に生成でき
る。キャリアウト値の生成を分離したため、従来の構成
で加算回路によって発生していた遅延はなくなる。
【００１４】図３は、本発明に従って構成した基本回路
のブロック線図である。図３に示す回路３０は、２つの
８ビット２進数の加算からのキャリアウトビットを生成
するために利用される。以下の説明から明かになるよう
に、キャリアウト値と、条件付き分岐方程式の確定に必
要な他の値とを得るために、８ビット数の下位の７ビッ
トを使用するだけでも良い。回路３０は、それぞれ、け
た上げ発生器０からけた上げ発生器６と示されている７
つの独立したけた上げ発生器回路３２を含む。各けた上
げ発生器回路３２は、入力として、特定のビット位置に
関わる加数からの１ビットと、被加数からの１ビットの
合わせて２つのビットを受信する。従って、加算すべき
２つの最下位ビットがけた上げ発生器０に導入されるこ
とになる。同時に、残るけた上げ発生器１〜６も、皆、
被加数と加数の特定のビット位置の２つのビットを受信
する。
のブロック線図である。図３に示す回路３０は、２つの
８ビット２進数の加算からのキャリアウトビットを生成
するために利用される。以下の説明から明かになるよう
に、キャリアウト値と、条件付き分岐方程式の確定に必
要な他の値とを得るために、８ビット数の下位の７ビッ
トを使用するだけでも良い。回路３０は、それぞれ、け
た上げ発生器０からけた上げ発生器６と示されている７
つの独立したけた上げ発生器回路３２を含む。各けた上
げ発生器回路３２は、入力として、特定のビット位置に
関わる加数からの１ビットと、被加数からの１ビットの
合わせて２つのビットを受信する。従って、加算すべき
２つの最下位ビットがけた上げ発生器０に導入されるこ
とになる。同時に、残るけた上げ発生器１〜６も、皆、
被加数と加数の特定のビット位置の２つのビットを受信
する。
【００１５】各けた上げ発生器３２は２つの可能キャリ
アウト値を発生する。それらの値は、そのビットへのキ
ャリインが０である場合のその段からのキャリアウト
と、キャリインが１である場合の段からのキャリアウト
である。けた上げ発生器０の場合、それらの信号はＣ０
−０−１及びＣ０−１−１として示されているが、これ
は、まず、ビット０に関するキャリアウト、次に、０又
は１のキャリイン値に関するキャリアウト、最後に、単
一の確定レベルからキャリアウトが生じたことを指示し
ている。その他のけた上げ発生器３２や、ここで説明す
る他の回路からのキャリアウト信号も同じように符号表
示される。
アウト値を発生する。それらの値は、そのビットへのキ
ャリインが０である場合のその段からのキャリアウト
と、キャリインが１である場合の段からのキャリアウト
である。けた上げ発生器０の場合、それらの信号はＣ０
−０−１及びＣ０−１−１として示されているが、これ
は、まず、ビット０に関するキャリアウト、次に、０又
は１のキャリイン値に関するキャリアウト、最後に、単
一の確定レベルからキャリアウトが生じたことを指示し
ている。その他のけた上げ発生器３２や、ここで説明す
る他の回路からのキャリアウト信号も同じように符号表
示される。
【００１６】当業者にはわかるであろうが、けた上げ発
生器３２により発生された結果を、図３の回路の右側の
文字「けた上げ発生器」の下方に挙げてある２つの方程
式に従って要約しても良い。すなわち、キャリイン信号
が０であるときのキャリアウト信号（Ｃout＿０ ）は、
そのレベルで加算されるビットが共に１である場合にの
み１になりうる。さらに、キャリイン信号が１であると
きのキャリアウト信号（Ｃout＿１ ）は、そのレベルで
加算されるビットの一方が１である場合にのみ１になり
うる。それら２つのキャリアウト信号はそれぞれのけた
上げ発生器３２から次の段へ伝播してゆく。ところが、
Ｃout＿０ 信号が１であれば、キャリアウト信号Ｃout
＿１ は、加算すべき２つのビットが共に１であるため
に、０のキャリアウト信号を発生することができない。
このことを利用して、全体として相補形の論理を設ける
必要をなくすことによって、この回路（及び以下に論じ
る他の回路）の後続する段における回路を単純化する。
生器３２により発生された結果を、図３の回路の右側の
文字「けた上げ発生器」の下方に挙げてある２つの方程
式に従って要約しても良い。すなわち、キャリイン信号
が０であるときのキャリアウト信号（Ｃout＿０ ）は、
そのレベルで加算されるビットが共に１である場合にの
み１になりうる。さらに、キャリイン信号が１であると
きのキャリアウト信号（Ｃout＿１ ）は、そのレベルで
加算されるビットの一方が１である場合にのみ１になり
うる。それら２つのキャリアウト信号はそれぞれのけた
上げ発生器３２から次の段へ伝播してゆく。ところが、
Ｃout＿０ 信号が１であれば、キャリアウト信号Ｃout
＿１ は、加算すべき２つのビットが共に１であるため
に、０のキャリアウト信号を発生することができない。
このことを利用して、全体として相補形の論理を設ける
必要をなくすことによって、この回路（及び以下に論じ
る他の回路）の後続する段における回路を単純化する。
【００１７】それぞれのけた上げ発生器０〜６からのキ
ャリアウト値は第２段へと転送される。最下位ビット０
の場合、この段はけた上げセレクタ３４である。けた上
げセレクタ３４は先行する段（この場合にはけた上げ発
生器０）からの２つの可能キャリアウト値を受信し、先
行する段からの実際のキャリイン値Ｃprevに基づいて２
つのうち正しいほうを選択する。このけた上げ選択動作
を、図３の回路の右側に示す文字「けた上げセレクタ」
に関する方程式により表しても良い。先行する段からの
キャリインＣprevが０である場合、０のキャリインに対
するキャリアウトが選択され、先行する段からのキャリ
インＣprevが１である場合には、１のキャリインに対す
るキャリアウトが選択されることがわかるであろう。
ャリアウト値は第２段へと転送される。最下位ビット０
の場合、この段はけた上げセレクタ３４である。けた上
げセレクタ３４は先行する段（この場合にはけた上げ発
生器０）からの２つの可能キャリアウト値を受信し、先
行する段からの実際のキャリイン値Ｃprevに基づいて２
つのうち正しいほうを選択する。このけた上げ選択動作
を、図３の回路の右側に示す文字「けた上げセレクタ」
に関する方程式により表しても良い。先行する段からの
キャリインＣprevが０である場合、０のキャリインに対
するキャリアウトが選択され、先行する段からのキャリ
インＣprevが１である場合には、１のキャリインに対す
るキャリアウトが選択されることがわかるであろう。
【００１８】従って、けた上げセレクタ０は第１のレベ
ルのビット０段からの実際キャリアウトＣ０を発生す
る。この結果は、けた上げセレクタ２として示されてい
る同じようなけた上げセレクタ回路３４へ転送される。
けた上げセレクタ２からのキャリアウトＣ２は、さら
に、同じようなけた上げセレクタ６へ転送される。
ルのビット０段からの実際キャリアウトＣ０を発生す
る。この結果は、けた上げセレクタ２として示されてい
る同じようなけた上げセレクタ回路３４へ転送される。
けた上げセレクタ２からのキャリアウトＣ２は、さら
に、同じようなけた上げセレクタ６へ転送される。
【００１９】ビット０以外の各ビット段については、け
た上げ発生器回路３２からの２つの可能キャリアウトを
けた上げ拡張器回路３６に供給する。図３には、けた上
げ拡張器回路３６が４つ示されているが、各回路は同じ
ように動作する。第１のレベルの各拡張器回路３６（拡
張器２，４及び６）は、２つの隣接するビット位置のけ
た上げ発生器３２から、それらのビット位置からの２つ
の可能キャリアウトを受信し、それら４つの可能入力に
基づいて２つの可能キャリアウト信号を発生する。従っ
て、たとえば、けた上げ拡張器２はビット１に関するけ
た上げ発生器１からのキャリアウト信号Ｃ１−０−１及
びＣ１−１−１を受信すると共に、ビット２に関するけ
た上げ発生器２からのキャリアウト信号Ｃ２−０−１及
びＣ２−１−１を受信する。これら４つの信号を使用し
て、２つの可能キャリアウトＣ２−０−２（ビット２に
対するキャリインが０である場合の第２のレベルのキャ
リアウト）及びＣ２−１−２（ビット２に対するキャリ
インが１である場合の第２のレベルのキャリアウト）を
生成する。拡張器回路３６の動作を規定する論理方程式
を図３の右側の文字「けた上げ拡張器」の下方に示す。
た上げ発生器回路３２からの２つの可能キャリアウトを
けた上げ拡張器回路３６に供給する。図３には、けた上
げ拡張器回路３６が４つ示されているが、各回路は同じ
ように動作する。第１のレベルの各拡張器回路３６（拡
張器２，４及び６）は、２つの隣接するビット位置のけ
た上げ発生器３２から、それらのビット位置からの２つ
の可能キャリアウトを受信し、それら４つの可能入力に
基づいて２つの可能キャリアウト信号を発生する。従っ
て、たとえば、けた上げ拡張器２はビット１に関するけ
た上げ発生器１からのキャリアウト信号Ｃ１−０−１及
びＣ１−１−１を受信すると共に、ビット２に関するけ
た上げ発生器２からのキャリアウト信号Ｃ２−０−１及
びＣ２−１−１を受信する。これら４つの信号を使用し
て、２つの可能キャリアウトＣ２−０−２（ビット２に
対するキャリインが０である場合の第２のレベルのキャ
リアウト）及びＣ２−１−２（ビット２に対するキャリ
インが１である場合の第２のレベルのキャリアウト）を
生成する。拡張器回路３６の動作を規定する論理方程式
を図３の右側の文字「けた上げ拡張器」の下方に示す。
【００２０】各けた上げ拡張器回路３６が発生した２つ
の可能値は、関係するビットのレベルに応じて、けた上
げセレクタ回路３４又は別のけた上げ拡張器３６のいず
れかへ転送される。ビット２のレベルでは、２つのキャ
リアウトはけた上げセレクタ２へ転送されることになる
のであるが、この場合、けた上げセレクタ０からのキャ
リアウトＣ０は、けた上げ発生器のレベルにおける４つ
の可能キャリアウトから得られる２つのキャリアウト信
号のうち、適切な一方を選択する。一方、けた上げ拡張
器４からの２つのキャリアウトと、けた上げ拡張器６か
らの２つのキャリアウトは、共に、第２のレベルのけた
上げ拡張器６−２へ入力として転送される。けた上げ発
生器のレベルからの合わせて４つの可能キャリアウトを
表すこれらの信号は、他のけた上げ拡張器３６の場合と
同じように組合わされて、２つの可能キャリアウト信号
Ｃ６−０−４及びＣ６−１−４となる。最終キャリアウ
ト信号Ｃ６は、けた上げセレクタ６により、これら２つ
の可能キャリアウト信号からビット２からの実際キャリ
アウト値Ｃ２に応答して選択される。
の可能値は、関係するビットのレベルに応じて、けた上
げセレクタ回路３４又は別のけた上げ拡張器３６のいず
れかへ転送される。ビット２のレベルでは、２つのキャ
リアウトはけた上げセレクタ２へ転送されることになる
のであるが、この場合、けた上げセレクタ０からのキャ
リアウトＣ０は、けた上げ発生器のレベルにおける４つ
の可能キャリアウトから得られる２つのキャリアウト信
号のうち、適切な一方を選択する。一方、けた上げ拡張
器４からの２つのキャリアウトと、けた上げ拡張器６か
らの２つのキャリアウトは、共に、第２のレベルのけた
上げ拡張器６−２へ入力として転送される。けた上げ発
生器のレベルからの合わせて４つの可能キャリアウトを
表すこれらの信号は、他のけた上げ拡張器３６の場合と
同じように組合わされて、２つの可能キャリアウト信号
Ｃ６−０−４及びＣ６−１−４となる。最終キャリアウ
ト信号Ｃ６は、けた上げセレクタ６により、これら２つ
の可能キャリアウト信号からビット２からの実際キャリ
アウト値Ｃ２に応答して選択される。
【００２１】尚、最終キャリアウト値は実行すべき分岐
動作の確定を助けるのに必要とされる唯一のものである
ので、キャリアウト結果を得るのに中間値は全く不要で
あることに注意すべきである。さらに、本発明ではキャ
リアウト機能を加算機能とは分離しているので、中間キ
ャリアウトビットはより上位のキャリアウトビットを生
成する目的でのみ使用され、図１及び図２に示す回路の
場合のように複数回の加算を生成するときに利用する必
要があるための遅延を生じてゆくことはない。実際、け
た上げと加算の分離によって、「最大ファンアウトは被
加数長さの増加関数ではなく、定数」になる。先に指摘
した通り、最上位ビットからのキャリアウトを計算する
には次に上位のビットがわかっているだけで良いので、
キャリアウトビットＣ６を８ビット加算器で利用しても
差支えない。このことは下記の方程式からも明かであ
る。式は、次に上位のビットのキャリアウトＣ６（従っ
て、！Ｃ６をも指す）が得られたならばキャリアウトフ
ラグＮflag，Ｖflag及びＬflagを全て生成できることを
表している。これらのフラグは、条件付き分岐動作を確
定するために必要なゼロフラグを除けば、ほぼ全てのフ
ラグである。ゼロフラグは２つのオペランドの和が０に
等しいときにアクティブ状態になる。当該分野では、ゼ
ロフラグを生成する高速方式は既に確立されている。
動作の確定を助けるのに必要とされる唯一のものである
ので、キャリアウト結果を得るのに中間値は全く不要で
あることに注意すべきである。さらに、本発明ではキャ
リアウト機能を加算機能とは分離しているので、中間キ
ャリアウトビットはより上位のキャリアウトビットを生
成する目的でのみ使用され、図１及び図２に示す回路の
場合のように複数回の加算を生成するときに利用する必
要があるための遅延を生じてゆくことはない。実際、け
た上げと加算の分離によって、「最大ファンアウトは被
加数長さの増加関数ではなく、定数」になる。先に指摘
した通り、最上位ビットからのキャリアウトを計算する
には次に上位のビットがわかっているだけで良いので、
キャリアウトビットＣ６を８ビット加算器で利用しても
差支えない。このことは下記の方程式からも明かであ
る。式は、次に上位のビットのキャリアウトＣ６（従っ
て、！Ｃ６をも指す）が得られたならばキャリアウトフ
ラグＮflag，Ｖflag及びＬflagを全て生成できることを
表している。これらのフラグは、条件付き分岐動作を確
定するために必要なゼロフラグを除けば、ほぼ全てのフ
ラグである。ゼロフラグは２つのオペランドの和が０に
等しいときにアクティブ状態になる。当該分野では、ゼ
ロフラグを生成する高速方式は既に確立されている。
【００２２】 Ｃflag＝（ａ７*ｂ７）*！Ｃ６＋（ａ７＋ｂ７）*Ｃ６ Ｎflag＝（ａ７ ＸＯＲ ｂ７）*！Ｃ６＋（！（ａ７ Ｘ
ＯＲ ｂ７））*Ｃ６ Ｖflag＝（ａ７*ｂ７）*！Ｃ６＋（（！ａ７）*（！ｂ
７））*Ｃ６ Ｌflag＝（Ｎflag ＸＯＲ Ｖflag）＝（ａ７＋ｂ７）*
！Ｃ６＋（ａ７）*ｂ７ ）*Ｃ６
ＯＲ ｂ７））*Ｃ６ Ｖflag＝（ａ７*ｂ７）*！Ｃ６＋（（！ａ７）*（！ｂ
７））*Ｃ６ Ｌflag＝（Ｎflag ＸＯＲ Ｖflag）＝（ａ７＋ｂ７）*
！Ｃ６＋（ａ７）*ｂ７ ）*Ｃ６
【００２３】図３においては、そこに示された回路を使
用して２つの８ビット２進数を加算する際にキャリアウ
トを計算するために、４つの動作段が必要であることが
わかるであろう。けた上げ拡張器とけた上げセレクタの
回路が必ずしも一度に２ビットだけを処理しなくとも良
いということを認めるならば、速度をさらに改善できる
であろう。事実、それらの回路はどのような数のビット
を処理しても良く、また、組合されても良いのである。
たとえば、図４は、３つの動作段のみを使用して２つの
８ビット数の加算からのキャリアウト信号を発生する変
形した回路４０を示している。図からわかるように、回
路４０は図３の回路３０と同じ数のけた上げ発生器回路
４２を有するが、けた上げ拡張器４４は２つだけであ
り、それらに加えてけた上げセレクタ４６と、第２のけ
た上げセレクタ４８とを使用することにより、３つのレ
ベルのみで最終キャリアウトの発生を実行し、最終キャ
リアウト信号の発生をスピードアップしている。けた上
げ拡張器４４は、それぞれ、３つ（２つではなく）の個
々のけた上げ発生器４２の夫々からの一対の可能キャリ
アウト信号を受信し、一対の可能キャリアウト信号を発
生する。それらの信号は図４に示す方程式に従って発生
される。けた上げセレクタ４６は図３の回路３０で使用
していたけた上げセレクタ３４と同一であり、ビット０
のビットの加算と、キャリイン信号とから得られる単一
のキャリアウト信号Ｃ０を発生する。これに対し、けた
上げセレクタ４８はそれぞれのけた上げ拡張器４６から
の２つの可能キャリアウト信号を受信し、けた上げセレ
クタ４６からのキャリアウトＣ０に基づいて適切なキャ
リアウト信号Ｃ６を選択する。けた上げセレクタ４８の
動作は、実際には、けた上げ拡張とけた上げ選択の２つ
を兼ねており、図４に示すその機能についての方程式に
基づいている。
用して２つの８ビット２進数を加算する際にキャリアウ
トを計算するために、４つの動作段が必要であることが
わかるであろう。けた上げ拡張器とけた上げセレクタの
回路が必ずしも一度に２ビットだけを処理しなくとも良
いということを認めるならば、速度をさらに改善できる
であろう。事実、それらの回路はどのような数のビット
を処理しても良く、また、組合されても良いのである。
たとえば、図４は、３つの動作段のみを使用して２つの
８ビット数の加算からのキャリアウト信号を発生する変
形した回路４０を示している。図からわかるように、回
路４０は図３の回路３０と同じ数のけた上げ発生器回路
４２を有するが、けた上げ拡張器４４は２つだけであ
り、それらに加えてけた上げセレクタ４６と、第２のけ
た上げセレクタ４８とを使用することにより、３つのレ
ベルのみで最終キャリアウトの発生を実行し、最終キャ
リアウト信号の発生をスピードアップしている。けた上
げ拡張器４４は、それぞれ、３つ（２つではなく）の個
々のけた上げ発生器４２の夫々からの一対の可能キャリ
アウト信号を受信し、一対の可能キャリアウト信号を発
生する。それらの信号は図４に示す方程式に従って発生
される。けた上げセレクタ４６は図３の回路３０で使用
していたけた上げセレクタ３４と同一であり、ビット０
のビットの加算と、キャリイン信号とから得られる単一
のキャリアウト信号Ｃ０を発生する。これに対し、けた
上げセレクタ４８はそれぞれのけた上げ拡張器４６から
の２つの可能キャリアウト信号を受信し、けた上げセレ
クタ４６からのキャリアウトＣ０に基づいて適切なキャ
リアウト信号Ｃ６を選択する。けた上げセレクタ４８の
動作は、実際には、けた上げ拡張とけた上げ選択の２つ
を兼ねており、図４に示すその機能についての方程式に
基づいている。
【００２４】図５は、図４に示す３ビットけた上げ拡張
器回路４４に関する式により表されている機能を実行す
るために利用できる回路５０を示す。図５からわかるよ
うに、回路５０は３つのビット位置のそれぞれからの２
つの可能キャリアウト信号を入力信号として受信し、一
対の可能出力信号Ｃout＿０及びＣout＿１を発生する。
実際の回路は複数のｐチャネルＦＥＴデバイス（それら
のデバイスは、全て、図５のＣprev＿０入力信号線の上
方にある）と、複数のｎチャネルＦＥＴデバイス（図５
のＣprev＿０入力信号線の下方にある）とから構成され
ている。ｐチャネルデバイスはゲート端子に印加される
０信号によりそれぞれオンされ、ｎチャネルデバイスは
ゲート端子に印加される１信号によりそれぞれオンされ
る。この回路構成は図示した全ての回路図に適用され
る。
器回路４４に関する式により表されている機能を実行す
るために利用できる回路５０を示す。図５からわかるよ
うに、回路５０は３つのビット位置のそれぞれからの２
つの可能キャリアウト信号を入力信号として受信し、一
対の可能出力信号Ｃout＿０及びＣout＿１を発生する。
実際の回路は複数のｐチャネルＦＥＴデバイス（それら
のデバイスは、全て、図５のＣprev＿０入力信号線の上
方にある）と、複数のｎチャネルＦＥＴデバイス（図５
のＣprev＿０入力信号線の下方にある）とから構成され
ている。ｐチャネルデバイスはゲート端子に印加される
０信号によりそれぞれオンされ、ｎチャネルデバイスは
ゲート端子に印加される１信号によりそれぞれオンされ
る。この回路構成は図示した全ての回路図に適用され
る。
【００２５】図５に示す回路５０の動作をこの回路５０
の下方に示した一般式から理解できるであろう。たとえ
ば、いくつかの異なる状況の下でキャリアウト信号 Ｃo
ut＿０＿は１ではない（０であり、回路が反転論理で実
現されているためにこれを使用する）。それらの状況の
１つは、３つのビットのうち最上位ビットの０キャリイ
ンに関するキャリアウト信号Ｃin２＿０が１であり、３
つのビットのうち次に上位のビットの０キャリインに関
するキャリアウト信号Ｃin１＿０が０であり且つ３つの
ビットのうち最下位ビットの０キャリインに関するキャ
リアウト信号Ｃprev＿０が０である場合である。これら
３つの入力に応答して回路内で成立する接続は、トラン
ジスタＡを介してＣout＿０＿ 端子が接地電位になるも
のであることがわかる。図５の回路の応答は方程式のそ
の他の要素に同様にして従うことがわかるであろう。
の下方に示した一般式から理解できるであろう。たとえ
ば、いくつかの異なる状況の下でキャリアウト信号 Ｃo
ut＿０＿は１ではない（０であり、回路が反転論理で実
現されているためにこれを使用する）。それらの状況の
１つは、３つのビットのうち最上位ビットの０キャリイ
ンに関するキャリアウト信号Ｃin２＿０が１であり、３
つのビットのうち次に上位のビットの０キャリインに関
するキャリアウト信号Ｃin１＿０が０であり且つ３つの
ビットのうち最下位ビットの０キャリインに関するキャ
リアウト信号Ｃprev＿０が０である場合である。これら
３つの入力に応答して回路内で成立する接続は、トラン
ジスタＡを介してＣout＿０＿ 端子が接地電位になるも
のであることがわかる。図５の回路の応答は方程式のそ
の他の要素に同様にして従うことがわかるであろう。
【００２６】回路５０の下方の示した一般式を利用して
も動作可能な回路を実現できると思われるが、回路５０
により表される形態をとる本発明は、それらの一般式を
欠けるところなく実現した場合より速い動作を可能にす
る。図５の回路は、入力条件によっては、式に従って動
作するのに必要な複雑さを軽減できる場合であるという
事実を利用している。それらの条件とは、Ｃin２＿０＝
１とＣin２＿１＝０が同時に起こりえないということで
ある。同じように、Ｃin１＿０＝１とＣin１＿１＝０は
同時に起こりえない。また、Ｃprev＿０＝１とＣprev＿
１＝０も同時に起こりえない。たとえば、図５の回路に
おいて、Ｃin２＿０＝１である場合、トランジスタＡは
接地点を信号線Ｃout＿０ に接続し、Ｃin２＿１＝０で
ある場合には、トランジスタＢはＶccを信号線Ｃout＿
０＿ に接続する。これは、それら２つの条件が同時に
起こると考えられる回路では失敗といえよう。回路がそ
の影響を受けないようにするために、典型的な従来の構
成は２つの条件が同時に起こるのを阻止する目的でトラ
ンジスタを追加していたであろう。これに対し、本発明
は、それらの条件が論理的には起こりえないという事実
を認識して、必要とされる回路を減らす。これにより、
その論理を実現するように構成されている典型的な回路
を使用するときに期待できる速度より速く回路は動作す
る。そこで、図５の回路５０の上方に示す方程式は、余
分な段を含まずに構成したときの回路５０の動作をさら
に厳密に表している。動作を確かなものとするために存
在していなけらばならない条件の数を数えただけでも、
本発明の回路の好ましい実施例においては、方程式全体
を実現した場合に要求されるより少ない数の段しか必要
でないことがわかる。本発明の他の回路について詳細に
説明しているが、これら他の回路のそれぞれが、本発明
の実現に必要な回路を減らすという同じ事実を使用して
いることである。図６は、図４に示すけた上げセレクタ
回路４８に関する方程式により表される機能を実行する
ために利用しうる回路６０を同じようにして示す。図５
の回路５０の場合と同様に、セレクタの動作は図４の３
ビットセレクタに関する式を考慮することにより理解で
きるであろう。たとえば、いくつかの異なる状況の下で
は、キャリアウト信号Ｃout＿ は１ではない（０であ
る）。それらの状況の１つは、３つのビットのうち最上
位ビットの０キャリインに関するキャリアウト信号Ｃin
２＿０が１であり、３つのビットのうち次に上位のビッ
トの０キャリインに関するキャリアウト信号Ｃin１＿０
が０であり且つ３つのビットのうち最下位ビットのキャ
リインに関するキャリアウト信号Ｃprevが０であるとい
う場合である。これら３つの入力に応答して回路内で成
立する接続は、トランジスタＢを介してＣout＿ 端子が
接地電位となることがわかる。式のその他の要素も同じ
ようにして起こることがわかるであろう。
も動作可能な回路を実現できると思われるが、回路５０
により表される形態をとる本発明は、それらの一般式を
欠けるところなく実現した場合より速い動作を可能にす
る。図５の回路は、入力条件によっては、式に従って動
作するのに必要な複雑さを軽減できる場合であるという
事実を利用している。それらの条件とは、Ｃin２＿０＝
１とＣin２＿１＝０が同時に起こりえないということで
ある。同じように、Ｃin１＿０＝１とＣin１＿１＝０は
同時に起こりえない。また、Ｃprev＿０＝１とＣprev＿
１＝０も同時に起こりえない。たとえば、図５の回路に
おいて、Ｃin２＿０＝１である場合、トランジスタＡは
接地点を信号線Ｃout＿０ に接続し、Ｃin２＿１＝０で
ある場合には、トランジスタＢはＶccを信号線Ｃout＿
０＿ に接続する。これは、それら２つの条件が同時に
起こると考えられる回路では失敗といえよう。回路がそ
の影響を受けないようにするために、典型的な従来の構
成は２つの条件が同時に起こるのを阻止する目的でトラ
ンジスタを追加していたであろう。これに対し、本発明
は、それらの条件が論理的には起こりえないという事実
を認識して、必要とされる回路を減らす。これにより、
その論理を実現するように構成されている典型的な回路
を使用するときに期待できる速度より速く回路は動作す
る。そこで、図５の回路５０の上方に示す方程式は、余
分な段を含まずに構成したときの回路５０の動作をさら
に厳密に表している。動作を確かなものとするために存
在していなけらばならない条件の数を数えただけでも、
本発明の回路の好ましい実施例においては、方程式全体
を実現した場合に要求されるより少ない数の段しか必要
でないことがわかる。本発明の他の回路について詳細に
説明しているが、これら他の回路のそれぞれが、本発明
の実現に必要な回路を減らすという同じ事実を使用して
いることである。図６は、図４に示すけた上げセレクタ
回路４８に関する方程式により表される機能を実行する
ために利用しうる回路６０を同じようにして示す。図５
の回路５０の場合と同様に、セレクタの動作は図４の３
ビットセレクタに関する式を考慮することにより理解で
きるであろう。たとえば、いくつかの異なる状況の下で
は、キャリアウト信号Ｃout＿ は１ではない（０であ
る）。それらの状況の１つは、３つのビットのうち最上
位ビットの０キャリインに関するキャリアウト信号Ｃin
２＿０が１であり、３つのビットのうち次に上位のビッ
トの０キャリインに関するキャリアウト信号Ｃin１＿０
が０であり且つ３つのビットのうち最下位ビットのキャ
リインに関するキャリアウト信号Ｃprevが０であるとい
う場合である。これら３つの入力に応答して回路内で成
立する接続は、トランジスタＢを介してＣout＿ 端子が
接地電位となることがわかる。式のその他の要素も同じ
ようにして起こることがわかるであろう。
【００２７】回路を反転論理で実現する方法に注目すべ
きであろう。いずれの場合にも、トランジスタが回路の
次の段にソース電圧を直接に供給するような構成とな
る。このように、段の何らかの損失を補償するためにバ
ッファ段を設ける必要はない。従って、標準のマルチプ
レクサやバッファを使用する回路で発生するような遅延
は排除される。
きであろう。いずれの場合にも、トランジスタが回路の
次の段にソース電圧を直接に供給するような構成とな
る。このように、段の何らかの損失を補償するためにバ
ッファ段を設ける必要はない。従って、標準のマルチプ
レクサやバッファを使用する回路で発生するような遅延
は排除される。
【００２８】本発明に従って設計された、３２ビット加
算に関わるキャリアウト信号を発生する回路を図７に示
す。このブロック線図の素子は、一対のビット位置から
の発生と拡張の２つの機能を実行する複数の２ビットけ
た上げ発生・拡張器回路６４と、３つの４ビットけた上
げ拡張器回路６６と、単一のビット位置からの発生と選
択の２つの機能を実行する１つの２ビットけた上げ発生
・セレクタ回路６８と、２つの４ビットけた上げセレク
タ７０とを含む。回路６４は、先に説明した通り、対ご
とのビット位置１〜３０における可能キャリアウトを発
生し、第１のビットの後の２つの隣接するビットそれぞ
れからの各キャリアウトを組合わせて、さらに２つの可
能キャリアウトを発生するように機能する。回路６６は
ビット７〜３０に関するそれぞれ４つの組合わせの結果
を組合わせて、さらに２つの可能キャリアウトを得る。
回路６６からの可能キャリアウトは、全て、最も右側に
あるセレクタ回路７０に供給される。回路６４からのビ
ット１〜６の可能キャリアウトは左側に位置するけた上
げセレクタ回路７０に供給され、けた上げ発生器・セレ
クタ回路６８がビット０について確定したキャリアウト
Ｃ０を使用して、キャリアウトＣ６を選択する。最初の
７つのビットレベルからの選択を実行するけた上げセレ
クタ回路７０からのキャリアウトＣ６を使用して、右側
の回路７０からのキャリアウトＣ３０を選択し、それを
使用して、上記の条件付き動作を制御するために必要な
フラグを生成する。
算に関わるキャリアウト信号を発生する回路を図７に示
す。このブロック線図の素子は、一対のビット位置から
の発生と拡張の２つの機能を実行する複数の２ビットけ
た上げ発生・拡張器回路６４と、３つの４ビットけた上
げ拡張器回路６６と、単一のビット位置からの発生と選
択の２つの機能を実行する１つの２ビットけた上げ発生
・セレクタ回路６８と、２つの４ビットけた上げセレク
タ７０とを含む。回路６４は、先に説明した通り、対ご
とのビット位置１〜３０における可能キャリアウトを発
生し、第１のビットの後の２つの隣接するビットそれぞ
れからの各キャリアウトを組合わせて、さらに２つの可
能キャリアウトを発生するように機能する。回路６６は
ビット７〜３０に関するそれぞれ４つの組合わせの結果
を組合わせて、さらに２つの可能キャリアウトを得る。
回路６６からの可能キャリアウトは、全て、最も右側に
あるセレクタ回路７０に供給される。回路６４からのビ
ット１〜６の可能キャリアウトは左側に位置するけた上
げセレクタ回路７０に供給され、けた上げ発生器・セレ
クタ回路６８がビット０について確定したキャリアウト
Ｃ０を使用して、キャリアウトＣ６を選択する。最初の
７つのビットレベルからの選択を実行するけた上げセレ
クタ回路７０からのキャリアウトＣ６を使用して、右側
の回路７０からのキャリアウトＣ３０を選択し、それを
使用して、上記の条件付き動作を制御するために必要な
フラグを生成する。
【００２９】図８には、２ビットけた上げ発生器・拡張
回路６４を示す。図９には、２ビットけた上げ発生器・
セレクタ回路６８を示す。また、図１０には、４ビット
けた上げ拡張器回路６６を示す。図１１には、４ビット
セレクタ回路７０を示す。これらの回路は、それぞれ、
先に詳細に説明した回路と同様に設計されており、余分
なトランジスタを省くことにより、可能な限り速いキャ
リアウト応答を行う。回路６４のキャリアウト発生及び
拡張と、回路６８のけた上げ発生及び選択とを併合すれ
ば、図７の回路の段の数は１つ減り、それにより、最終
キャリアウト信号を発生するために要求される時間は短
縮されることに注目すべきである。
回路６４を示す。図９には、２ビットけた上げ発生器・
セレクタ回路６８を示す。また、図１０には、４ビット
けた上げ拡張器回路６６を示す。図１１には、４ビット
セレクタ回路７０を示す。これらの回路は、それぞれ、
先に詳細に説明した回路と同様に設計されており、余分
なトランジスタを省くことにより、可能な限り速いキャ
リアウト応答を行う。回路６４のキャリアウト発生及び
拡張と、回路６８のけた上げ発生及び選択とを併合すれ
ば、図７の回路の段の数は１つ減り、それにより、最終
キャリアウト信号を発生するために要求される時間は短
縮されることに注目すべきである。
【００３０】本発明を好ましい一実施例に関して説明し
たが、当業者により本発明の趣旨から逸脱せずに様々な
変形や変更を実施しうることが理解させるであろう。従
って、本発明は特許請求の範囲によって判断されるべき
である。
たが、当業者により本発明の趣旨から逸脱せずに様々な
変形や変更を実施しうることが理解させるであろう。従
って、本発明は特許請求の範囲によって判断されるべき
である。
【図１】従来の典型的な加算器回路のブロック線図。
【図２】従来の技術により提案された条件付き和加算器
のブロック線図。
のブロック線図。
【図３】本発明に従って構成した第１のけた上げ計算回
路のブロック線図。
路のブロック線図。
【図４】本発明に従って構成した第２のけた上げ計算回
路のブロック線図。
路のブロック線図。
【図５】図４に示す回路の一部の回路図。
【図６】図４に示す回路の別の部分の回路図。
【図７】本発明に従って構成した第３のけた上げ計算回
路のブロック線図。
路のブロック線図。
【図８】図７に示す回路の各部分の回路図。
【図９】図７に示す回路の各部分の回路図。
【図１０】図７に示す回路の各部分の回路図。
【図１１】図７に示す回路の各部分の回路図。
３２ けた上げ発生器回路 ３４ けた上げセレクタ ３６ けた上げ拡張器回路 ４２ けた上げ発生器回路 ４４ けた上げ拡張器 ４６ けた上げセレクタ ４８ 第２のけた上げセレクタ ６４ ２ビットけた上げ発生・拡張器回路 ６６ ４ビットけた上げ拡張器回路 ６８ ２ビットけた上げ発生・セレクタ回路 ７０ ４ビットけた上げセレクタ
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡ Ｄ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303, Ｕ．Ｓ．Ａ. (56)参考文献 特開 平３−75925（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/50
Claims (4)
- 【請求項１】 ２つの数の加算からのキャリアウトを確
定する回路において、加算すべき２つの数の最下位ビット以外の１ビットまた
は２以上の隣接するビットについての加算からの２つの
可能キャリアウトを出力する第１の手段と、 この第１の手段により生成された２つの可能キャリアウ
トのうちの一方を、前記１ビットまたは２以上の隣接ビ
ットより最下位ビット側の１ビットまたは２以上の隣接
するビットの加算からの実際のキャリアウトにより決定
し、当該決定された一方の可能キャリアウトに基づき前
記２つの数の加算からのキャリアウトを確定して出力す
る第２の手段と を具備する回路。 - 【請求項２】 加算すべき２つの数の最下位ビットの加
算から決定された当該最下位ビットにおける実際のキャ
リアウトに基づき複数のビットを処理することにより、
実際のキャリアウトを決定する第３の手段をさらに備え
た請求項１記載の回路。 - 【請求項３】 前記第２の手段の出力に基づき、２つの
数の加算に従属する条件付き分岐動作に必要なフラグを
生成する第４の手段をさらに備えた請求項２記載の回
路。 - 【請求項４】 ２つの数の加算からのキャリアウトを確
定する方法において、 加算すべき２つの数の最下位ビット以外の１ビットまた
は２以上の隣接するビットについての加算からの２つの
可能キャリアウトを出力する第１のステップと、 加算すべき２つの数の最下位ビットの加算から決定され
た当該最下位ビットにおける実際のキャリアウトによ
り、当該最下位ビット以外の１ビットまたは２以上の隣
接するビットについての実際のキャリアウトを順次決定
する第２のステップと、 前記第１のステップにより生成された２つの可能キャリ
アウトのうちの一方を、前記第２のステップにより順次
決定された実際のキャリアウトにより決定し、 当該決定
された一方の可能キャリアウトに基づき前記２つの数の
加算からのキャリアウトを確定して出力する第３のステ
ップと からなる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US68257591A | 1991-04-08 | 1991-04-08 | |
| US682575 | 1991-04-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628157A JPH0628157A (ja) | 1994-02-04 |
| JP3286793B2 true JP3286793B2 (ja) | 2002-05-27 |
Family
ID=24740277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11430192A Expired - Fee Related JP3286793B2 (ja) | 1991-04-08 | 1992-04-08 | キャリアウトを確定する回路及び方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0508627B1 (ja) |
| JP (1) | JP3286793B2 (ja) |
| KR (1) | KR100256103B1 (ja) |
| DE (1) | DE69228140T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2263002B (en) * | 1992-01-06 | 1995-08-30 | Intel Corp | A parallel binary adder |
| JP6454542B2 (ja) | 2014-12-26 | 2019-01-16 | Fdk株式会社 | 外付けｐｔｃ素子、および筒形電池 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3346241A1 (de) * | 1983-03-31 | 1984-10-04 | Siemens AG, 1000 Berlin und 8000 München | Parallelverknuepfungsschaltung mit verkuerztem uebertragsdurchlauf |
| JPS60142423A (ja) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | 条件コ−ド生成方式 |
| JPH01244531A (ja) * | 1988-03-25 | 1989-09-28 | Fujitsu Ltd | 論理回路 |
-
1992
- 1992-03-20 EP EP92302413A patent/EP0508627B1/en not_active Expired - Lifetime
- 1992-03-20 DE DE69228140T patent/DE69228140T2/de not_active Expired - Fee Related
- 1992-04-01 KR KR1019920005429A patent/KR100256103B1/ko not_active IP Right Cessation
- 1992-04-08 JP JP11430192A patent/JP3286793B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100256103B1 (ko) | 2000-05-01 |
| DE69228140T2 (de) | 1999-08-19 |
| EP0508627B1 (en) | 1999-01-13 |
| EP0508627A3 (en) | 1994-07-13 |
| KR920020313A (ko) | 1992-11-21 |
| DE69228140D1 (de) | 1999-02-25 |
| JPH0628157A (ja) | 1994-02-04 |
| EP0508627A2 (en) | 1992-10-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |