JPS6227864A - 累算回路 - Google Patents
累算回路Info
- Publication number
- JPS6227864A JPS6227864A JP60167221A JP16722185A JPS6227864A JP S6227864 A JPS6227864 A JP S6227864A JP 60167221 A JP60167221 A JP 60167221A JP 16722185 A JP16722185 A JP 16722185A JP S6227864 A JPS6227864 A JP S6227864A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- overflow
- data
- register
- ovf
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、累算回路に関する。
背景技術
累算回路は、例えばディジタルフィルタの積和演算に用
いることができる。ディジタルフィルタの積和演算では
複数の積項の級数を求めるために連続した複数回の累算
が行なわれる。かかるディジタルフィルタの積和演算に
従来の累算回路を用いた場合には演算途中でオーバフロ
ーが発生しないように累算回路の桁数を十分多くするか
又は演算する各項の有効桁数を減少させる必要があった
。
いることができる。ディジタルフィルタの積和演算では
複数の積項の級数を求めるために連続した複数回の累算
が行なわれる。かかるディジタルフィルタの積和演算に
従来の累算回路を用いた場合には演算途中でオーバフロ
ーが発生しないように累算回路の桁数を十分多くするか
又は演算する各項の有効桁数を減少させる必要があった
。
とこ6が、累算回路の桁数を多くした場合は回路規模が
犬となり、ま友演算する各項の有効桁数を減少させた場
合は演算精度が低下していた。
犬となり、ま友演算する各項の有効桁数を減少させた場
合は演算精度が低下していた。
そこで、1回の累算毎にオーバフローの検出と演算結果
の補正を行なうようにすることが考えられるが、そうす
ると演算速度が低下して好ましくなかった。
の補正を行なうようにすることが考えられるが、そうす
ると演算速度が低下して好ましくなかった。
発明の概要
本発明の目的は、演算精度及び演算速度を低下させるこ
となく累算を行なえる累算回路を提供することである。
となく累算を行なえる累算回路を提供することである。
本発明による累算回路は、n〔rLは自然数〕ビットの
入力データとルピットの前回値とを加算するルビットの
加算手段のオーバフローtS出して検出信号を発生する
オーバフロー検出手段と、検出信号に応じて計数値を変
化させる計数手段とを備えた構成となっている。
入力データとルピットの前回値とを加算するルビットの
加算手段のオーバフローtS出して検出信号を発生する
オーバフロー検出手段と、検出信号に応じて計数値を変
化させる計数手段とを備えた構成となっている。
実施例
以下、本発明の実施例につき添付図面を参照して詳細に
説明する。
説明する。
第1図は、2の補数形式のルビットデータを累算する累
算回路の実施例を示している。第1図において、ルビッ
トの人力データXの全ビット(”fl&−L I ”W
−2・・・xo)がルビットの全加算回路lに供給され
ると同時に人力データXの最上位ピッ)”n−1がオー
バフロー検出回路2に供給されている。全加算回路1に
おいて、人力データXとルビットのレジスタ3の出力デ
ータAとの加算が行なわれる。この全加算回路lから出
力されるルビットのデータFの全ビット(fn−0,X
ニー2゜・・・f、 )がレジスタ3に供給されると同
時にデータFの最上位ビットfr&−□がオーバフロー
検出回路2に供給されている。オーバフロー検出回路2
にはレジスタ3の出力データAの最上位ビットαニー□
も供給されている。オーバフロー検出回路2は、第2図
に示す如き真理値表に基づいて形成された論理回路から
なっている。このオーバフロー検出回路2の出力+OV
F及び−ovi;’HそれぞれAND(論理積)ゲート
4及び5の1入力となっている。ANDゲート4及び5
には人力データXに同期して制御回路(図示せず〕等か
ら出力されるクロックCLKが他人力として供給されて
いる。このクロックCLKは、レジスタ3のクロック入
力端子にも供給されている。ANDゲート4及び5の出
力はそれぞれ7Fl(771は自然数〕ビットのアップ
ダウンカウンタ6のカウントアツプ用クロック入力端子
及びカウントダウン用クロック入力端子に供給されてい
る。このアップダウンカウンタ6のクリヤ入力端子及び
レジスタ3のクリヤ入力端子には制御回路(図示せず)
等から電源投入時等においてクリヤ信号CLRが供給さ
れる。
算回路の実施例を示している。第1図において、ルビッ
トの人力データXの全ビット(”fl&−L I ”W
−2・・・xo)がルビットの全加算回路lに供給され
ると同時に人力データXの最上位ピッ)”n−1がオー
バフロー検出回路2に供給されている。全加算回路1に
おいて、人力データXとルビットのレジスタ3の出力デ
ータAとの加算が行なわれる。この全加算回路lから出
力されるルビットのデータFの全ビット(fn−0,X
ニー2゜・・・f、 )がレジスタ3に供給されると同
時にデータFの最上位ビットfr&−□がオーバフロー
検出回路2に供給されている。オーバフロー検出回路2
にはレジスタ3の出力データAの最上位ビットαニー□
も供給されている。オーバフロー検出回路2は、第2図
に示す如き真理値表に基づいて形成された論理回路から
なっている。このオーバフロー検出回路2の出力+OV
F及び−ovi;’HそれぞれAND(論理積)ゲート
4及び5の1入力となっている。ANDゲート4及び5
には人力データXに同期して制御回路(図示せず〕等か
ら出力されるクロックCLKが他人力として供給されて
いる。このクロックCLKは、レジスタ3のクロック入
力端子にも供給されている。ANDゲート4及び5の出
力はそれぞれ7Fl(771は自然数〕ビットのアップ
ダウンカウンタ6のカウントアツプ用クロック入力端子
及びカウントダウン用クロック入力端子に供給されてい
る。このアップダウンカウンタ6のクリヤ入力端子及び
レジスタ3のクリヤ入力端子には制御回路(図示せず)
等から電源投入時等においてクリヤ信号CLRが供給さ
れる。
以上の構成において、人力データXとレジスタ3の出力
データAとの加算が全加算回路1に工ってなされる。こ
の加算時にオーバフローが生じるとオーバフロー検出回
路2の出力+OVF及び−0VFのうちの一方がアクテ
ィブとなる。
データAとの加算が全加算回路1に工ってなされる。こ
の加算時にオーバフローが生じるとオーバフロー検出回
路2の出力+OVF及び−0VFのうちの一方がアクテ
ィブとなる。
十ovt;’がアクティブとなるのは、加算によってそ
の結果が2の補数形式ルビットデータの最大値(23−
I L )より大きくなった場合である。また、−
0VFがアクティブとなるのは、加算結果が2の補数形
式ルビットデータの最小値(2n″″1)エフ小さくな
る場合である。前者は、全加算回路1の人力が共に正(
x7L−11α、−□が共に0)で全加算回路1の出力
が負(f、−tが1〕となった場合であり、後者は、全
加算回路10人力が共に負(Xニー1.αn−1が共に
1〕で全加算回路lの出力が正(frL−0が0)とな
る場合に対応する。これらの場合分けをまとめると第2
図の真理値表の様になる。
の結果が2の補数形式ルビットデータの最大値(23−
I L )より大きくなった場合である。また、−
0VFがアクティブとなるのは、加算結果が2の補数形
式ルビットデータの最小値(2n″″1)エフ小さくな
る場合である。前者は、全加算回路1の人力が共に正(
x7L−11α、−□が共に0)で全加算回路1の出力
が負(f、−tが1〕となった場合であり、後者は、全
加算回路10人力が共に負(Xニー1.αn−1が共に
1〕で全加算回路lの出力が正(frL−0が0)とな
る場合に対応する。これらの場合分けをまとめると第2
図の真理値表の様になる。
人力データXの全加算回路1への供給後において全加算
回路1及びオーバフロー検出回路2の出力が安定した時
点でクロックCLKが発生するようにすると、全加算回
路1の出力データFがレジスタ3に記憶されかつオーバ
フロー検出回路2の出力子〇VF 、−0VFの状態に
応じてアップダウンカウンタ6の計数値が変化する。す
なわち、+OVFがアクティブのときはアップダウンカ
ウンタ6はインクリメントされ、−ovrがアクティブ
のときはアップダウンカウンタ6はディクリメントされ
る。従って、入力データXが全加算回路1に供給される
毎にクロ・ンクCLKが発生するようにすれば人力デー
タXが累算されて累算結果がレジスタ3及びアップダウ
ンカウンタ6に残ることとなる。
回路1及びオーバフロー検出回路2の出力が安定した時
点でクロックCLKが発生するようにすると、全加算回
路1の出力データFがレジスタ3に記憶されかつオーバ
フロー検出回路2の出力子〇VF 、−0VFの状態に
応じてアップダウンカウンタ6の計数値が変化する。す
なわち、+OVFがアクティブのときはアップダウンカ
ウンタ6はインクリメントされ、−ovrがアクティブ
のときはアップダウンカウンタ6はディクリメントされ
る。従って、入力データXが全加算回路1に供給される
毎にクロ・ンクCLKが発生するようにすれば人力デー
タXが累算されて累算結果がレジスタ3及びアップダウ
ンカウンタ6に残ることとなる。
今、クリヤ信号CL几によってレジスタ3及びアップダ
ウンカウンタ6が共にクリヤされたのち、2個の人力デ
ータX1. X2.・・・X、・・・Xlが全加算回路
1に順次供給されるものとする。また、データX、A、
F’、Cは2の補数形式のデータであり、符号ビットは
各データの最上位ビットエニー、。
ウンカウンタ6が共にクリヤされたのち、2個の人力デ
ータX1. X2.・・・X、・・・Xlが全加算回路
1に順次供給されるものとする。また、データX、A、
F’、Cは2の補数形式のデータであり、符号ビットは
各データの最上位ビットエニー、。
αニー1 + frL−1s ’n−1であるものと
する0このとき、を個目の入力データXiが全加算回路
1に供給されたとき、この人力データX4の存在時に発
生したクロックの直前及び直後におけるレジスタ3の出
力データA及びアップダウンカウンタ6の出力データC
をそれぞれA、、−1,A、;及びC1−1+C1とす
ると、A、及びC1f−1次式の如く表わされる0 ki=Xi+ki−1−kLm2n 、、、(1
)Ci = Ci−、+ ki ・・
・(2)ここで、k、はオーバフローが起こらなかった
ときはOとなり、オーバフローが起きたときは+OVF
がアクティブのときに+1となりかつ一0VFがアクテ
ィブのときに−1となる値である。
する0このとき、を個目の入力データXiが全加算回路
1に供給されたとき、この人力データX4の存在時に発
生したクロックの直前及び直後におけるレジスタ3の出
力データA及びアップダウンカウンタ6の出力データC
をそれぞれA、、−1,A、;及びC1−1+C1とす
ると、A、及びC1f−1次式の如く表わされる0 ki=Xi+ki−1−kLm2n 、、、(1
)Ci = Ci−、+ ki ・・
・(2)ここで、k、はオーバフローが起こらなかった
ときはOとなり、オーバフローが起きたときは+OVF
がアクティブのときに+1となりかつ一0VFがアクテ
ィブのときに−1となる値である。
1=l−Zの各々についての(1)、(2)式の各々に
対応する等式の辺々を加えると次式が得られる。
対応する等式の辺々を加えると次式が得られる。
今、クリヤ信号CLRによってA。、coは共に次式に
示す如くなる。
示す如くなる。
!
ることが判る。
1〕累算結果の下位nビットとしてレジスタ3の出力デ
ータAの全ビットをそのまま用いることができる。
ータAの全ビットをそのまま用いることができる。
11)累算結果の上位溝ビットは、レジスタ3の出力デ
ータAが負のとき(αrL−1が1のとき)はアップダ
ウンカウンタ6の出力データCに−lを加え、データA
が正のとき(α、−0がOのとき)はアップダウンカウ
ンタ6の出力データCをそのまま用いることにより得ら
れる。
ータAが負のとき(αrL−1が1のとき)はアップダ
ウンカウンタ6の出力データCに−lを加え、データA
が正のとき(α、−0がOのとき)はアップダウンカウ
ンタ6の出力データCをそのまま用いることにより得ら
れる。
尚、累算結果としてnビットのみ必要な場合にはレジス
タ3の出力データAft符号ビットも含めて右へmビッ
トシフトさせたのちアップダウンカウンタ6の出力であ
るmビットのデータCを上位mビットに加算すればよい
0 また、(5)式より累算後のアップダウンカウンタ6の
出力データCLが0か否かによってレジスタ3にオーバ
フローが生じ友か否かを判別することができることが判
る。すなわち、累算後にデータCLが0なら累算結果は
レジスタ3の出力データklに等しく、レジスタ3はオ
ーバフローしていない。また、累算後にデータC1が0
でない場合は累算結果はレジスタ3の出力データA6と
は異なり、レジスタ3はオーバフローしているのである
0 尚、以上の如き処理が可能な累算回数tAはアップダウ
ンカウンタ60ビツト長によって制限される。これは、
クリヤ信号CLRが発生してから入力データXの最大値
が2m回累算されるとアップダウンカウンタ6がオーバ
フローして(2)式が成立しなくなるためである。従っ
て、累算目数lAに(2”−1)以下となる。
タ3の出力データAft符号ビットも含めて右へmビッ
トシフトさせたのちアップダウンカウンタ6の出力であ
るmビットのデータCを上位mビットに加算すればよい
0 また、(5)式より累算後のアップダウンカウンタ6の
出力データCLが0か否かによってレジスタ3にオーバ
フローが生じ友か否かを判別することができることが判
る。すなわち、累算後にデータCLが0なら累算結果は
レジスタ3の出力データklに等しく、レジスタ3はオ
ーバフローしていない。また、累算後にデータC1が0
でない場合は累算結果はレジスタ3の出力データA6と
は異なり、レジスタ3はオーバフローしているのである
0 尚、以上の如き処理が可能な累算回数tAはアップダウ
ンカウンタ60ビツト長によって制限される。これは、
クリヤ信号CLRが発生してから入力データXの最大値
が2m回累算されるとアップダウンカウンタ6がオーバ
フローして(2)式が成立しなくなるためである。従っ
て、累算目数lAに(2”−1)以下となる。
以上、2の補数形式のmビットデータを累算する場合に
2いて説明したが、符号なしのmビットデータの場合に
は、オーバフロー検出回路2の出力子〇VF として全
加算回路1のキャリー出力を用いかつ一0VFが常にイ
ンアクティブとなるようにすればLい。この場合、累算
結果の下位九ビットはレジスタ3の出力データAに対応
しかつ累算結果の上位mビットはアップダウンカウンタ
6の出力データCにそのまま対応する。ま几、アップダ
ウンカウンタ6の計数値によるレジスタ3のオーバフロ
ーの検出は、2の補数形式のデータを累算する場合と同
様に行なえる。また、この場合累算回路牧は(2”+1
)以下となる。
2いて説明したが、符号なしのmビットデータの場合に
は、オーバフロー検出回路2の出力子〇VF として全
加算回路1のキャリー出力を用いかつ一0VFが常にイ
ンアクティブとなるようにすればLい。この場合、累算
結果の下位九ビットはレジスタ3の出力データAに対応
しかつ累算結果の上位mビットはアップダウンカウンタ
6の出力データCにそのまま対応する。ま几、アップダ
ウンカウンタ6の計数値によるレジスタ3のオーバフロ
ーの検出は、2の補数形式のデータを累算する場合と同
様に行なえる。また、この場合累算回路牧は(2”+1
)以下となる。
発明の効果
以上詳述した如く本発明による累算回路は、mビットの
入力データとmビットの前回値とを加算するnビットの
加算手段のオーバフローを検出して検出信号を発生する
オーバフロー検出手段と、検出信号に応じて計数値を変
化させる計数手段とを備え友構成となっているので、計
数手段のビット長に応じた回数の累算を行なう間にオー
バフローが発生しても正しい累算結果を得ることができ
ることとなる。また、本発明による累算回路は加算手段
の有効桁全てを使用して累算されるデータの桁数を減少
させることなく演算が行なえるので演算精度が低下する
ことはない。更に、本発明による累算回路はハードウェ
アのみに工ってオーバフロー処理を行なえるので、累算
途中のオーバフローをソフトウェアでチェックする必要
がなくなって高速演算が可能となるのである。
入力データとmビットの前回値とを加算するnビットの
加算手段のオーバフローを検出して検出信号を発生する
オーバフロー検出手段と、検出信号に応じて計数値を変
化させる計数手段とを備え友構成となっているので、計
数手段のビット長に応じた回数の累算を行なう間にオー
バフローが発生しても正しい累算結果を得ることができ
ることとなる。また、本発明による累算回路は加算手段
の有効桁全てを使用して累算されるデータの桁数を減少
させることなく演算が行なえるので演算精度が低下する
ことはない。更に、本発明による累算回路はハードウェ
アのみに工ってオーバフロー処理を行なえるので、累算
途中のオーバフローをソフトウェアでチェックする必要
がなくなって高速演算が可能となるのである。
第1図は、本発明の一実施例を示す回路ブロック図、f
jfJ2図は、第1図の回路におけるオー/くフロー検
出回路2の真理値表を示す図である。 主要部分の符号の説明 1・・・全加算回路 2・・・オーバーフロー検出回路 3・・・レジスタ 6・・・アップダウンカラン夛 纂2図
jfJ2図は、第1図の回路におけるオー/くフロー検
出回路2の真理値表を示す図である。 主要部分の符号の説明 1・・・全加算回路 2・・・オーバーフロー検出回路 3・・・レジスタ 6・・・アップダウンカラン夛 纂2図
Claims (1)
- n(nは自然数)ビットの入力データとnビットの前回
値とを加算するnビットの加算手段と、前記加算手段の
出力を記憶する記憶手段とを含み、前記記憶手段の記憶
内容を累算結果として出力すると同時に前記前回値とし
て前記加算手段に供給する累算回路であって、前記加算
手段のオーバフローを検出して検出信号を発生するオー
バフロー検出手段と、前記検出信号に応じて計数値を変
化させる計数手段とを備えたことを特徴とする累算回路
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60167221A JPS6227864A (ja) | 1985-07-29 | 1985-07-29 | 累算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60167221A JPS6227864A (ja) | 1985-07-29 | 1985-07-29 | 累算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6227864A true JPS6227864A (ja) | 1987-02-05 |
Family
ID=15845684
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60167221A Pending JPS6227864A (ja) | 1985-07-29 | 1985-07-29 | 累算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6227864A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02280415A (ja) * | 1989-03-17 | 1990-11-16 | John Fluke Mfg Co Inc | 周波数変換器 |
JPH0362124A (ja) * | 1989-07-28 | 1991-03-18 | Nec Ic Microcomput Syst Ltd | 加算回路 |
EP0955576A1 (en) * | 1998-05-08 | 1999-11-10 | STMicroelectronics S.r.l. | High-speed digital accumulator with wide dynamic range |
JP2015507186A (ja) * | 2011-12-30 | 2015-03-05 | コリア エアロスペース リサーチ インスティテュート | 信号処理装置および方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5351936A (en) * | 1976-10-22 | 1978-05-11 | Hitachi Ltd | High speed addition circuit |
JPS5674774A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Arithmetic circuit with overflow detector |
-
1985
- 1985-07-29 JP JP60167221A patent/JPS6227864A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5351936A (en) * | 1976-10-22 | 1978-05-11 | Hitachi Ltd | High speed addition circuit |
JPS5674774A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Arithmetic circuit with overflow detector |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02280415A (ja) * | 1989-03-17 | 1990-11-16 | John Fluke Mfg Co Inc | 周波数変換器 |
JPH0362124A (ja) * | 1989-07-28 | 1991-03-18 | Nec Ic Microcomput Syst Ltd | 加算回路 |
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US6523057B1 (en) | 1998-05-08 | 2003-02-18 | Stmicroelectronics S.R.L. | High-speed digital accumulator with wide dynamic range |
EP0955576B1 (en) * | 1998-05-08 | 2003-08-13 | STMicroelectronics S.r.l. | High-speed digital accumulator with wide dynamic range |
JP2015507186A (ja) * | 2011-12-30 | 2015-03-05 | コリア エアロスペース リサーチ インスティテュート | 信号処理装置および方法 |
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