JPS61250733A - 加減算回路 - Google Patents
加減算回路Info
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- JPS61250733A JPS61250733A JP9245985A JP9245985A JPS61250733A JP S61250733 A JPS61250733 A JP S61250733A JP 9245985 A JP9245985 A JP 9245985A JP 9245985 A JP9245985 A JP 9245985A JP S61250733 A JPS61250733 A JP S61250733A
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- Japan
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/3816—Accepting numbers of variable word length
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
負数を２の補数で表示する２進データの加減算回路にお
いて、該加減算を行う２つの２進データ（加数、被加数
）のバス幅が異なる場合、２つの２進データが存在する
ビット幅、つまり短い方のバス幅の加算器で、その部分
の加減算を行い、キャリ信号（Ｃ）が出力された場合に
は、短い方の２進データのサインビット（Ｓ）が正であ
ると、長い方の２進データの該加減算の行われたビット
より上位をインクリメントし、該キャリ信号が出力され
ない場合には、上記短い方の２進データのサインピッ）
（Ｓ）が負の時、該長い方の２進データの該加減算の
行われたビットより上位をデクリメントすることにより
、バス幅の異なる２つの２進データの加減算を行うよう
にしたものである。
いて、該加減算を行う２つの２進データ（加数、被加数
）のバス幅が異なる場合、２つの２進データが存在する
ビット幅、つまり短い方のバス幅の加算器で、その部分
の加減算を行い、キャリ信号（Ｃ）が出力された場合に
は、短い方の２進データのサインビット（Ｓ）が正であ
ると、長い方の２進データの該加減算の行われたビット
より上位をインクリメントし、該キャリ信号が出力され
ない場合には、上記短い方の２進データのサインピッ）
（Ｓ）が負の時、該長い方の２進データの該加減算の
行われたビットより上位をデクリメントすることにより
、バス幅の異なる２つの２進データの加減算を行うよう
にしたものである。
本発明は、負数を２の補数で表示する２進データの加減
算回路に係り、特に該加減算を行う２つの２進データの
バス幅（データのビット長を便宜上バス幅と称する）が
異なる場合の加減算回路を経済的に、且つ高速に行う加
減算方式に関する。
算回路に係り、特に該加減算を行う２つの２進データの
バス幅（データのビット長を便宜上バス幅と称する）が
異なる場合の加減算回路を経済的に、且つ高速に行う加
減算方式に関する。
最近の計算機システムにおけるデータの処理量の増大化
に伴い、計算機システムの高速化が要求されている。
に伴い、計算機システムの高速化が要求されている。
一般に、バス幅の異なる２つの２進データの加減算を行
う時、長い方のバス幅の加算器を用意して、短い方の２
進データの上位に対してサインビット（Ｓ）を拡張して
、同じ長さの２進データとして加減算を行っていたが、
該サインピッ） （Ｓ）を拡張した部分は、全“０゛か
、又は全“ｌ′の何れかであるので、完全な加算器で加
減算を行う必要がないと云う特徴がある。
う時、長い方のバス幅の加算器を用意して、短い方の２
進データの上位に対してサインビット（Ｓ）を拡張して
、同じ長さの２進データとして加減算を行っていたが、
該サインピッ） （Ｓ）を拡張した部分は、全“０゛か
、又は全“ｌ′の何れかであるので、完全な加算器で加
減算を行う必要がないと云う特徴がある。
このような事情に鑑み、加減算を行う２つの・２進デー
タのバス幅が異なる場合の効果的な加減算方式が待たれ
ていた。
タのバス幅が異なる場合の効果的な加減算方式が待たれ
ていた。
第４図は、負数を２の補数で表示する２進データの、従
来技術による加減算回路を示した図で、被加数Ａに対し
て、加数Ｂのバス幅が短い場合の加減算方式を示してい
る。
来技術による加減算回路を示した図で、被加数Ａに対し
て、加数Ｂのバス幅が短い場合の加減算方式を示してい
る。
今、被加数Ａを被加数レジスタ１０にセットし、加数Ｂ
を加数レジスタ２０にセットする時、そのサインビット
（Ｓ）を被加数Ａと同じビット幅になる迄拡張してセッ
トする。
を加数レジスタ２０にセットする時、そのサインビット
（Ｓ）を被加数Ａと同じビット幅になる迄拡張してセッ
トする。
続いて、同じビット幅の被加数レジスタ１０と。
加数レジスタ２０とを、全ビット幅について、完全な加
算回路で構成されている加算器３゛で加減算を行い、そ
の結果を出力レジスタ４にセットしていた。
算回路で構成されている加算器３゛で加減算を行い、そ
の結果を出力レジスタ４にセットしていた。
従って、従来技術の加減算方式においては、バス幅の異
なる２つの２進データの加減算を行う時でも、短い方の
２進データに対してサインビット（Ｓ）を拡張して同じ
バス幅のデータとしていた為、総てのビットに対して完
全な加算回路を用意する必要があり、ハードウェア量の
増加と、キャリを処理する為の論理段数が増大して、加
減算速度が遅くなると云う問題があった。
なる２つの２進データの加減算を行う時でも、短い方の
２進データに対してサインビット（Ｓ）を拡張して同じ
バス幅のデータとしていた為、総てのビットに対して完
全な加算回路を用意する必要があり、ハードウェア量の
増加と、キャリを処理する為の論理段数が増大して、加
減算速度が遅くなると云う問題があった。
本発明は上記従来の欠点に鑑み、該拡張されたサインビ
ット（Ｓ）が、全一０′、或いは全“ｌ′の何れかであ
ることに着目し、該サインビット（Ｓ）の拡張部分に対
しては、完全な加算回路を用いなくても良い加減算方式
を提供することを目的とするものである。
ット（Ｓ）が、全一０′、或いは全“ｌ′の何れかであ
ることに着目し、該サインビット（Ｓ）の拡張部分に対
しては、完全な加算回路を用いなくても良い加減算方式
を提供することを目的とするものである。
第１図は本発明の詳細な説明する図であって、バス幅（
ビット長）の長い被加数Ａに対して、バス幅の短い加数
Ｂを加算する場合を示している。
ビット長）の長い被加数Ａに対して、バス幅の短い加数
Ｂを加算する場合を示している。
一般に、２進データの加減算は、負数を２の補数で表示
することにより、加算、減算共に１つの加算器で演算す
ることができる。
することにより、加算、減算共に１つの加算器で演算す
ることができる。
この場合、被加数Ａに対して２の補数で表示されている
加数Ｂを加算する動作は、具体的には、ｒＡ＋ＢＪ −
Ｄ ここで、Ｂ＝Ｄ−ｂで、減数すの２の補数Ｄ＝Ｂより１
桁以上大きい数 なる演算を行うことにより、正しい減算結果を得ること
ができる。即ち、減算時には必ず、加数Ｂより１桁大き
い数りを減算する必要がある。
加数Ｂを加算する動作は、具体的には、ｒＡ＋ＢＪ −
Ｄ ここで、Ｂ＝Ｄ−ｂで、減数すの２の補数Ｄ＝Ｂより１
桁以上大きい数 なる演算を行うことにより、正しい減算結果を得ること
ができる。即ち、減算時には必ず、加数Ｂより１桁大き
い数りを減算する必要がある。
従って、被加数Ａと加数Ｂとの両方に存在するビット幅
を、それぞれＡ’、Ｂ”とし、被加数Ａの上位ビットを
Ａ”として、該Ａ”Ｂｌの部分に対して、完全な加算器
で加算（＾’＋ ８’）を行い、その時のキャリ信号Ｃ
と、加数Ｂのサインビットｓｂとの関係によって、被加
数Ａの上位ビット＾”に対する補正を行うことにより、
上記被加数Ａと加数Ｂとの加減算を行うことができるよ
うに構成する。即ち、■Ｃ＝１（即ち、キャリがあった
時）：５ｂ＝０ （正）であると、通常の加算時にキャ
リが発生したことになるので、Ａ”＋１、即ちインクリ
メントを行う。
を、それぞれＡ’、Ｂ”とし、被加数Ａの上位ビットを
Ａ”として、該Ａ”Ｂｌの部分に対して、完全な加算器
で加算（＾’＋ ８’）を行い、その時のキャリ信号Ｃ
と、加数Ｂのサインビットｓｂとの関係によって、被加
数Ａの上位ビット＾”に対する補正を行うことにより、
上記被加数Ａと加数Ｂとの加減算を行うことができるよ
うに構成する。即ち、■Ｃ＝１（即ち、キャリがあった
時）：５ｂ＝０ （正）であると、通常の加算時にキャ
リが発生したことになるので、Ａ”＋１、即ちインクリ
メントを行う。
５ｂ＝１ （負）であると、上記減算処理に該当するの
で、前述のＤを減算する必要がある。従って、該キャリ
信号Ｃを、上記りの代替え数として減算する。具体的に
は、該キャリ信号Ｃを無視する処理とする。
で、前述のＤを減算する必要がある。従って、該キャリ
信号Ｃを、上記りの代替え数として減算する。具体的に
は、該キャリ信号Ｃを無視する処理とする。
■Ｃ・０（即ち、キャリがなかった時）：５ｂ＝０ （
正）であると、通常の加算時にキャリが発生しなかった
事になるので、Ａ”に対する処理は行わなくて良い。
正）であると、通常の加算時にキャリが発生しなかった
事になるので、Ａ”に対する処理は行わなくて良い。
５ｂ＝１ （負）であると、同じようにして、上記りを
減算する必要があるが、代替え用のキャリがないので、
被加数への上位ビットＡ’から１をデクリメントする。
減算する必要があるが、代替え用のキャリがないので、
被加数への上位ビットＡ’から１をデクリメントする。
即ち、本発明によれば、負数を２の補数で表示する２進
データの加減算回路において、該加減算を行う２つの２
進データ（加数、被加数）のバス幅が異なる場合、２つ
の２進データが存在するビット幅、つまり短い方のバス
幅の加算器（ＡＤＤ）で、その部分の加減算を行い、キ
ャリ信号（Ｃ）が出力された場合には、短い方の２進デ
ータのサインビット（Ｓ）が正であると、長い方の２進
データの該加減算の行われたビットより上位をインクリ
メントし、該キャリ信号が出力されない場合には、上記
短い方の２進データのサインビット（Ｓ）が負の時、咳
長い方の２進データの該加減算の行われたビットより上
位をデクリメントすることにより、バス幅の異なる２つ
の２進データの加減算を行うようにしたものであるので
、短いバス幅の加算器と、両者の差分のバス幅に対する
インクリメンタ／デクリメンタを組み合わせるだけで、
バス幅の異なる２つの２進データの加減算を行うことが
でき、ハードウェア量を少なくできると共に、論理段数
が少なくなって、加減算の高速化が図れる効果がある。
データの加減算回路において、該加減算を行う２つの２
進データ（加数、被加数）のバス幅が異なる場合、２つ
の２進データが存在するビット幅、つまり短い方のバス
幅の加算器（ＡＤＤ）で、その部分の加減算を行い、キ
ャリ信号（Ｃ）が出力された場合には、短い方の２進デ
ータのサインビット（Ｓ）が正であると、長い方の２進
データの該加減算の行われたビットより上位をインクリ
メントし、該キャリ信号が出力されない場合には、上記
短い方の２進データのサインビット（Ｓ）が負の時、咳
長い方の２進データの該加減算の行われたビットより上
位をデクリメントすることにより、バス幅の異なる２つ
の２進データの加減算を行うようにしたものであるので
、短いバス幅の加算器と、両者の差分のバス幅に対する
インクリメンタ／デクリメンタを組み合わせるだけで、
バス幅の異なる２つの２進データの加減算を行うことが
でき、ハードウェア量を少なくできると共に、論理段数
が少なくなって、加減算の高速化が図れる効果がある。
以下本発明の実施例を図面によって詳述する。
第２図は本発明の一実施例をブロック図で示したもので
あり、第３図はインクリメンタ／デクリメンタの具体例
を示したものであり、第１図、第４図と同じ符号は同じ
対象物を示しており、加算器３、排他的論理和回路（Ｈ
ＯＲ） ６．及びインクリメンタ／デクリメンタ５が本
発明を実施するのに必要な機能ブロックである。
あり、第３図はインクリメンタ／デクリメンタの具体例
を示したものであり、第１図、第４図と同じ符号は同じ
対象物を示しており、加算器３、排他的論理和回路（Ｈ
ＯＲ） ６．及びインクリメンタ／デクリメンタ５が本
発明を実施するのに必要な機能ブロックである。
本発明を実施しても、加減算動作そのものは、従来方式
と同じであるので、ここでは、上記第１図で説明したイ
ンクリメンタ／デクリメンタ動作を中心に本発明の加減
算動作を説明する。
と同じであるので、ここでは、上記第１図で説明したイ
ンクリメンタ／デクリメンタ動作を中心に本発明の加減
算動作を説明する。
第２図から明らかな如く、本発明においては、加算器３
のバス幅は、バス幅の短い加数Ｂに対する加数レジスタ
２０のバス幅に合わせて構成されている。
のバス幅は、バス幅の短い加数Ｂに対する加数レジスタ
２０のバス幅に合わせて構成されている。
先ず、被加数レジスタ１０のＡ°部分と、加数レジスタ
２０のＢ“部分とが加算器３で加算され、その時のキャ
リ信号Ｃと、加数レジスタ２０のサインビットＳｂとが
、排他的論理和回路（ＥＯＲ） ６で排他的論理和が取
られ、インクリメンタ／デクリメンタ５に対して＋１（
即ち、インクリメント）、或いは−１（即ち、デクリメ
ント）を指示する。
２０のＢ“部分とが加算器３で加算され、その時のキャ
リ信号Ｃと、加数レジスタ２０のサインビットＳｂとが
、排他的論理和回路（ＥＯＲ） ６で排他的論理和が取
られ、インクリメンタ／デクリメンタ５に対して＋１（
即ち、インクリメント）、或いは−１（即ち、デクリメ
ント）を指示する。
これは、第１図で説明したように、キャリ信号Ｃ＝１の
時には、サインビット５ｂ＝ｏのときに、上記Ａ”部分
に対するインクリメント動作となり、キャリ信号Ｃ＝０
の時には、サインビットｓｂ・１のときに、上記Ａ”部
分に対するデクリメント動作となることによる。
時には、サインビット５ｂ＝ｏのときに、上記Ａ”部分
に対するインクリメント動作となり、キャリ信号Ｃ＝０
の時には、サインビットｓｂ・１のときに、上記Ａ”部
分に対するデクリメント動作となることによる。
又、上記サインピッ）Ｓｂによって、該Ａ”部分に対す
るインクリメント、或いはデクリメント動作を識別する
ことができる。
るインクリメント、或いはデクリメント動作を識別する
ことができる。
次に、第３図によって、上記インクリメンタ／デクリメ
ンタ５の具体例を説明する。
ンタ５の具体例を説明する。
本インクリメンタ／デクリメンタ５の動作は、前述のよ
うに、被加数レジスタのＡ”部分に対する÷１．或いは
一１動作であるので、該Ａ”部分の最下位 ゛ビットか
ら一番最初のビット位置に存在する°０”。
うに、被加数レジスタのＡ”部分に対する÷１．或いは
一１動作であるので、該Ａ”部分の最下位 ゛ビットか
ら一番最初のビット位置に存在する°０”。
又は、 ｌ”に対するインクリメント、デクリメントと
して機能するように構成すれば良いことになる。
して機能するように構成すれば良いことになる。
即ち、インクリメントの時には、当該ビットより下位の
ビットが全１１１である時、キャリ信号Ｃ＝１を伝播さ
せて、上記一番最初の°０°を°１゛にセット （具体
的には、反転処理）すれば良く、デクリメントの時には
、当該ビットより下位のビットが全′０“である時、キ
ャリ信号Ｃ・０を伝播させて、上記一番最初の１゛を°
０”にセット（即ち、反転）すれば良いことになる。
ビットが全１１１である時、キャリ信号Ｃ＝１を伝播さ
せて、上記一番最初の°０°を°１゛にセット （具体
的には、反転処理）すれば良く、デクリメントの時には
、当該ビットより下位のビットが全′０“である時、キ
ャリ信号Ｃ・０を伝播させて、上記一番最初の１゛を°
０”にセット（即ち、反転）すれば良いことになる。
第３図の例は、上記インクリメント、或いはデクリメン
トすべきビットを、＾”ｌで示し、それより下位のビッ
トをＡ”２〜Ａ’４で示しである。
トすべきビットを、＾”ｌで示し、それより下位のビッ
トをＡ”２〜Ａ’４で示しである。
その他の符号は第２図と同じで、ｓｂは加数レジスタ２
０のサインビットであり、ＢＯＲは排他的論理和回路（
ＥＯＲ） ６であり、Ｓｌはその出力情報を示している
。
０のサインビットであり、ＢＯＲは排他的論理和回路（
ＥＯＲ） ６であり、Ｓｌはその出力情報を示している
。
ここで、インクリメント動作の場合をみると、上記ｓｂ
・０であって、ＥＯＲ＝ １となっているので、Ａ”２
〜Ａ”４が全°１°の時、アンド回路５１の出力は“１
゛となり、八″１＝０→Ａ”１・ｌに反転して、Ｓｌと
して出力するように動作し、所望のインクリメントが行
われる。
・０であって、ＥＯＲ＝ １となっているので、Ａ”２
〜Ａ”４が全°１°の時、アンド回路５１の出力は“１
゛となり、八″１＝０→Ａ”１・ｌに反転して、Ｓｌと
して出力するように動作し、所望のインクリメントが行
われる。
次に、デクリメント動作の場合をみると、上記ｓｂ・１
であって、ＥＯＲ＝ １となっているので、Ａ’２〜Ａ
’４が全°０′の時、アンド回路５１の出力は°Ｉ′と
なり、Ａ″１＝１→Ａ”１＝Ｏに反転して、Ｓｌとして
出力する動作となり、所望のデクリメントが行われる。
であって、ＥＯＲ＝ １となっているので、Ａ’２〜Ａ
’４が全°０′の時、アンド回路５１の出力は°Ｉ′と
なり、Ａ″１＝１→Ａ”１＝Ｏに反転して、Ｓｌとして
出力する動作となり、所望のデクリメントが行われる。
上記のインクリメント或いはデクリメント動作はＡ”１
に対するものであり、実際には、上記Ａ”部分の総ての
ビットに対して、同じ論理構成のインクリメンタ／デク
リメンタ回路が必要となるが、該インクリメンタ／デク
リメンタ機能は同じ回路を切り替えて実現させているの
で、通常の加算回路を各ビットに設ける従来方式に比較
して、バー ・ドウエア量の削減が図れると共に
、論理段数も高々３段で構成できるので、当該加算回路
の高速化が図れる特徴がある。
に対するものであり、実際には、上記Ａ”部分の総ての
ビットに対して、同じ論理構成のインクリメンタ／デク
リメンタ回路が必要となるが、該インクリメンタ／デク
リメンタ機能は同じ回路を切り替えて実現させているの
で、通常の加算回路を各ビットに設ける従来方式に比較
して、バー ・ドウエア量の削減が図れると共に
、論理段数も高々３段で構成できるので、当該加算回路
の高速化が図れる特徴がある。
以上、詳細に説明したように、本発明の加減算回路は、
負数を２の補数で表示する２進データの加減算回路にお
いて、該加減算を行う２つの２進データ（加数、被加数
）のバス幅が異なる場合、２つの２進データが存在する
ビット幅、つまり短い方のバス幅の加算器で、その部分
の加減算を行い、キャリ信号（Ｃ）が出力された場合に
は、短し）方の２進データのサインビット（Ｓ）が正で
あると、長い方の２進データの該加減算の行われたビッ
トより上位をインクリメントし、該キャリ信号が出力さ
れない場合には、上記短い方の２進データのサインビッ
ト（Ｓ）が負の時、該長い方の２進データの該加減算の
行われたビットより上位をデクリメントすることにより
、バス幅の異なる２つの２進データの加減算を行うよう
にしたものであるので、短いバス幅の加算器と、両者の
差分のバス幅に対するインクリメンタ／デクリメンタを
組み合わせるだけで、バス幅の異なる２つの２進データ
の加減算を行うことができ、ハードウェア量を少なくで
きると共に、論理段数が少なくなって、加減算の高速化
が図れる効果がある。
負数を２の補数で表示する２進データの加減算回路にお
いて、該加減算を行う２つの２進データ（加数、被加数
）のバス幅が異なる場合、２つの２進データが存在する
ビット幅、つまり短い方のバス幅の加算器で、その部分
の加減算を行い、キャリ信号（Ｃ）が出力された場合に
は、短し）方の２進データのサインビット（Ｓ）が正で
あると、長い方の２進データの該加減算の行われたビッ
トより上位をインクリメントし、該キャリ信号が出力さ
れない場合には、上記短い方の２進データのサインビッ
ト（Ｓ）が負の時、該長い方の２進データの該加減算の
行われたビットより上位をデクリメントすることにより
、バス幅の異なる２つの２進データの加減算を行うよう
にしたものであるので、短いバス幅の加算器と、両者の
差分のバス幅に対するインクリメンタ／デクリメンタを
組み合わせるだけで、バス幅の異なる２つの２進データ
の加減算を行うことができ、ハードウェア量を少なくで
きると共に、論理段数が少なくなって、加減算の高速化
が図れる効果がある。
第１図は本発明の詳細な説明する図。
第２図は本発明の一実施例をブロック図で示した図。
第３図は本発明のインクリメンタ／デクリメンタの具体
例を示した図。 第４図は従来技術による加減算回路を示した図。 である。 図面において、 ｌＯは加数レジスタ、２０は被加数レジスタ。 ３．３”は加算器、 ４は出力レジスタ。 ５はインクリメンタ／デクリメンタ。 ５１はアンド回路。 ６．５２は排他的論理和回路。 ＾は加数、 Ｂは被加数。 Ａ”Ｂｌ は加数へ、被加数Ｂ共に存在するビット部分
。 Ａ′″は加数へのみに存在するビット部分。 ｓｂは被加数Ｂのサインビット。 Ｃは加算器３のキャリ信号。 をそれぞれ示す。 Ｃ 令発圃の贋金を説明０図 茅 １ 図 啓発日月の一友−ｙｅ拶Ｊトポしｒ；図茶 ２ 口 Ｓｂ ＥｏＦ 刀（徊シＩＩ月のインクリノンヌ／テ′２リノン夕のＡ
−４ぴ」とホｔｒ＝２茅 ３ 図 ＄４． 囚
例を示した図。 第４図は従来技術による加減算回路を示した図。 である。 図面において、 ｌＯは加数レジスタ、２０は被加数レジスタ。 ３．３”は加算器、 ４は出力レジスタ。 ５はインクリメンタ／デクリメンタ。 ５１はアンド回路。 ６．５２は排他的論理和回路。 ＾は加数、 Ｂは被加数。 Ａ”Ｂｌ は加数へ、被加数Ｂ共に存在するビット部分
。 Ａ′″は加数へのみに存在するビット部分。 ｓｂは被加数Ｂのサインビット。 Ｃは加算器３のキャリ信号。 をそれぞれ示す。 Ｃ 令発圃の贋金を説明０図 茅 １ 図 啓発日月の一友−ｙｅ拶Ｊトポしｒ；図茶 ２ 口 Ｓｂ ＥｏＦ 刀（徊シＩＩ月のインクリノンヌ／テ′２リノン夕のＡ
−４ぴ」とホｔｒ＝２茅 ３ 図 ＄４． 囚
Claims (2)
- （１）負数を２の補数で表示する２進データの加減算回
路であって、 該加減算を行う２つの２進データのバス幅が異なる場合
、 短い方のバス幅を有する加算器（ＡＤＤ）（３）と、該
２つの２進データのバス幅の差のバス幅を持つインクリ
メンタ／デクリメンタ（５）とを組み合わせて、加減算
を行うことを特徴とする加減算回路。 - （２）上記インクリメンタ／デクリメンタ（５）は、該
インクリメンタ／デクリメンタ（５）の演算を必要とす
るビットに対して、それより下位ビットが全‘０’、又
は全‘１’の時、当該ビットを反転するように制御する
ことを特徴とする特許請求の範囲第１項に記載の加減算
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9245985A JPS61250733A (ja) | 1985-04-30 | 1985-04-30 | 加減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9245985A JPS61250733A (ja) | 1985-04-30 | 1985-04-30 | 加減算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61250733A true JPS61250733A (ja) | 1986-11-07 |
Family
ID=14054951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9245985A Pending JPS61250733A (ja) | 1985-04-30 | 1985-04-30 | 加減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61250733A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0955576A1 (en) * | 1998-05-08 | 1999-11-10 | STMicroelectronics S.r.l. | High-speed digital accumulator with wide dynamic range |
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-
1985
- 1985-04-30 JP JP9245985A patent/JPS61250733A/ja active Pending
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