JPS63278141A

JPS63278141A - 除算回路

Info

Publication number: JPS63278141A
Application number: JP62114124A
Authority: JP
Inventors: Kazunori Takahashi; 一徳高橋
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1987-05-11
Filing date: 1987-05-11
Publication date: 1988-11-15
Anticipated expiration: 2012-04-30
Also published as: JP2605715B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は符号なし整数の除算を行う除算回路に関するも
のである。

従来の技術従来の除算回路の構成図を第４図に示す。

２／、− ２は除算演算の開始時に被除数を入力して演算中は部分
剰余を、演算終了時には演算結果の余シを保持する被除
数レジスタ、３は除数を入力し保持する除数レジスタ、
１２は被除数レジスタ２の値と除数レジスタ３の値との
加算あるいは減算を行う演算回路、１９は演算回路１２
の演算を示す演算フラグ、１３は演算回路１２のキャリ
ー出力を保持するキャリフラグ、２０は演算回路１２の
出力を被除数レジスタ２に入力する時に左に１ビツトシ
フトするシフタ、１０は部分商を保持し、演算終了時に
は演算結果の商を保持する部分商レジスタ、１１はキャ
リフラグ１３より次の演算フラグを生成する演算制御回
路、１８は除算演算処理を制御するタイミング制御回路
、２１はデータの入出力を行う入出力データバスである
。

以上のように構成された従来の除算回路について、以下
にその動作を説明する。

除算の始めＫ、被除数及び除数をそれぞれ被除数レジス
タ２と除数レジスタ３に入力し、演算フラグ１９を１に
設定する。

３１．７演算回路１２において、演算フラグ１９が００ときは被
除数レジスタ２と除数レジスタ３の加算を、演算フラグ
１９が１のときは被除数レジスタ２から除数レジスタ３
の減算を行う。演算回路１２の加減算の結果によジオ−
バーフローが発生した場合は、キャリフラグ１３を１に
、オーバーフローが発生しない場合は、○に設定する。

このキャリフラグ１３を部分商レジスタ１０の右入力よ
シ入力し、部分商レジスタ１ｏの内容を左に１ビツトシ
フトする。さらにキャリフラグ１３は演算制御回路１１
を通して、演算フラグ１９に入力される。演算回路１２
の出力はシフタ２０を通して左に１ビツトシフトし被除
数レジスタ２に入力される。

以上の加減算およびシフトは、除数のビット長＋１回繰
り返される。

演算の結果、商は商レジスタ１０に、余りは被除数レジ
スタ２に設定される。

（「コンピュータの高速演算方式」近代科学社、堀越彌
監訳　ｊ２１４〜２２４）。

発明が解決しようとする問題点しかしながら上記のような構成では、被除数及び除数の
内容にかかわらず処理に要する加減算及びシフトは除数
のビット長＋１回繰り返されるため、除算に要する演算
時間が長いという問題点を有していた。

本発明はかかる点に鑑み、被除数又は除数の内容によっ
て除算に要する演算時間の短縮が可能な除算回路を提供
することを目的とする。

問題点を解決するだめの手段本発明はｎビットの被除数及び除数の最もＭＳＢ側にあ
る１″のビット位置を出力し、入力の全てのビットが０
″のときはｎを出力するプライオリティエンコーダと、
被除数を前記プライオリティエンコーダから得られるビ
ット数シフトするバレルシフタと、被除数又は部分剰余
と除数の加算・減算を実行できる演算回路とを備えた除
算回路である。

作用本発明は前記した構成により、プライオリティエンコー
ダで被除数と除数の桁数を出力し、バレルシフタで被除
数をその桁数差だけシフトした後、被除数と除数の加減
算およびシフトを行うことで演算時間を短縮することが
できる。まだ、プライオリティエンコーダの出力及び加
減算結果から零除算や商がＯになる場合、商が被除数に
等しくなる場合、オーバーフローが容易にかつ高速に検
出できる。

実施例第１図は本発明の実施例における除算回路の構成を示す
ものである。第１図において、１は被除数の上位又はＱ
を保持する被除数レジスタ人、２は被除数の下位又は被
除数を保持する被除数レジスタＢ、３は除数を保持する
除数レジスタ、４はシフトカウントを保持するシフトカ
ウントレジスタ、５はシフトカウントレジスタ４の値だ
け左にシフ）するバレルシフタ、６はｎビットの入力デ
ータの最もＭＳＢ側にある１“′のビット位置を出力し
、入力の全てのビットが゛０パのときはｎを出力するプ
ライオリティエンコーダ、１２は加算・減算・通過がで
きる演算回路、１３は演算回路１２のキャリー出力を保
持するキャリーフラグ、１１はキャリーフラグ１３によ
り演算回路１２の演算を決める演算制御回路、９は演算
処理中は部分剰余を保持し、演算終了時は剰余を保持す
る部分剰余レジスタ、１０は演算処理中は部分商を保持
し、演算終了時は商を保持する部分商レジスタ、８はキ
ャリーフラグ１３をキャリー人力とし、部分商レジスタ
１０を左へ１ビツトシフト又はバレルシフタの出力を通
過させる部分商シフタ、７は部分商シフタ８のキャリー
出力をキャリー人力とし、演算処理中は演算回路１２の
出力を左へ１ビツトシフト又は除算前処理中は入力デー
タを通過させる部分剰余シフタ、１４はデータを転送す
るデータバスＡ１１５はデータを転送するデータバスＢ
、１６は部分剰余レジスタ９と除数レジスタ３の加減算
とシフトの繰り返し回数をカウントするループカウンタ
、１７はプライオリティエンコーダ６からの入力で、除
数０．除数１を検出し、演算回路１２の出力で商が０に
なる場合と商のオ７、、−７゜ −バー７０−ヲ検出し、ループカウンタ１６及び回路全
体を制御する制御回路、２２は制御回路１了が除数０を
検出したとき、１を設定する零除算フラグ、２３は制御
回路１７がオーバーフローを検出したとき、１を設定す
るオーバーフローフラグ、２４．２６は３人力１出力の
セレクタ、２６は２人力１出力のセレクタである。

以上のように構成された本芙施例の除算回路について以
下その動作を説明する。

第１図に示す構成図を第２図に示すフローチャートに従
って説明する。ここで、被除数ｎビット、除数ｎピット
のとき通常除算、被除数２ｎビツト、除数ｎビットのと
き拡張除算と呼ぶことにする。

まず、通常除算について述べる。（イ）０を被除数レジ
スタＡ１に、被除数を被除数レジスタＢ２に、除数を除
数レジスタ３にそれぞれ入力する。（０）被除数レジス
タＡ１はデータバスＢ１５からプライオリティエンコー
ダ６に入力され、その出力（値はピット数ｎに等しい）
は演算回路１２、データバス人１４、部分剰余シフタ７
をそのまま通過して部分剰余レジスタ９に格納される。

（ハ）被除数レジスタＢ２はデータバスＢ１５からプラ
イオリティエンコーダ６に入力され、その出力（ｋ＋と
する）は演算回路１２で部分剰余レジスタ９の値ｎと減
算（ｎ１＝ｎ　　ｋ＋）を行い、その出力ｎ１はデータ
バスＡ１４から部分剰余シフタ７をそのまま通過して部
分剰余レジスタ９に格納される。に）除数レジスタ３は
データバスＢ１５からプライオリティエンコーダ６に入
力され、その出力（ｋ２とする）は演算回路１２で部分
剰余レジスタ９の値ｎ１と加算（ｎ２＝Ｌ＋＋に２）を
行い、その出力ｎ２はデータバスＡ１４からシフトカウ
ントレジスタ４に格納される。ここで、制御回路１７に
おいてプライオリティエンコーダ６の出力に２と、演算
回路１２の出力ｎ２をチェックし、に”））　ｋ　２　
＝　ｎのとき除数が０であるから零除算フラグ２２をセ
ットし、除算を終了する。に）また、ｋ２＝ｏのとき除
数は１であるから被除数レジスタＢ２をバレルシフタ６
と部分商シフタ８とをそのまま通過して部分商レジスタ
１ｏに格納し、○を部分剰余レジスタ９に格納−、、−
／して除算を終了する。啓）また、ｎ　２　）　ｎのとき
に１〈ｋ２であることを示し、被除数〈除数であるから
商が０になり、０を部分商レジスタ１ｏに格納し、被除
数レジスタＢ２をデータバスＢ１５、演算回路１２、デ
ータバスＡ１４、部分剰余シフタ７をいずれもそのまま
通過して部分剰余レジスタ９に格納し除算を終了する。

（ホ））被除数レジスタＡＩ、被除数レジスタＢ２はバ
レルシフタ５でシフトカウントレジスタ４の値ｎ２　ピ
ットだけ左にシフトし、部分剰余シフタ７、部分商シフ
タ８を通過して部分剰余レジスタ９、部分商レジスタ１
０にそれぞれ格納される。一方、キャリーフラグ１３に
１″を格納する。ＣＩ＋’）ループカウンタ１６に繰り
返し回数Ｎ（＝ｎ−ｎ２）をセットする。（へ）キャリ
ーフラグ１３を演算制御回路１１に入力し、キャリーフ
ラグ１３が０のとき部分剰余レジスタ９と除数レジスタ
３の加算を、キャリーフラグ１３が１のとき部分剰余レ
ジスタ９から除数レジスタ３の減算を、それぞれ演算回
路１２において行うように制御し、その時生じたキャリ
ーはキャリーフラグ１３１ｏ／、−７、に保持すると共に部分商シフタ８のキャリー人力として
、部分商レジスタ１０は部分商シフタ８で左へ１ピツト
シフトされ、再び部分商レジスタ１゜に格納される。同
時に演算回路１２の出力はデータバスＡ１４を経由して
、部分商シフタ８のキャリー出力をキャリー人力とする
部分剰余シフタ７で左へ１ビツトシフトされて部分剰余
レジスタ９に格納される。（ト）ループカウンタ１６は
カウントダウン（Ｎ４−Ｎ−１）ＬＳＮ＝ｏになるまで
（へ）を繰シ返す。（７）終了時、商は部分商レジスタ
１ｏに、剰余は部分剰余レジスタ９に格納されている。

次に、拡張除算について述べる。（す）被除数上位を被
除数レジスタＡ１に、被除数下位を被除数レジスタＢ２
に、除数を除数レジスタ３にそれぞれ格納する。休）除
数レジスタ３はデータバスＢ１５からプライオリティエ
ンコーダ６に入力され、その出力（ｋ２とする）は演算
回路１２、データバスＡ１４、部分剰余シフタ７をいず
れもそのまま通過して部分剰余レジスタ９に格納される
。ψ）ここで、制御回路１７において、ブライオリティ
エン１１４、コーグ６の出力に２をチェックし、ｋ２＝ｎのとき除数
が０であるから、零除算フラグ２２をセットし除算を終
了する。Ｑ→被除数レジスタＡ１はデータバスＢ１５か
らプライオリティエンコーダ６に入力し、その出力（ｋ
ｏとする）は演算回路１２で部分剰余レジスタ９の値に
２と減算（ｎ２＝ｋｚ　ｋｏ）され、その出力ｎ２はデ
ータバスＡ１４からシフトカウントレジスタ４に格納さ
れる。（７）演算回路１２の出力ｎ２を制御回路１７に
送り、ｎ２くｏならばｋＤ＞ｋ２であることを示し、被
除数／２ｎ〉除数であるから、オーバーフローフラグ２
３をセットし除算を終了する。以下（ホ）〜（１）を実
行する。

通常除算の前処理（イ）（ロ）（ハ）に）の具体例を第
３図ａに、拡張除算の前処理（ＩＪ）休）Ｑりの具体例
を第３図すにそれぞれ示す。このように、除算の最初に
被除数を一度にシフトするため、それだけ時間を短縮す
ることができる。

以上のように、本実施例によれば、プライオリティエン
コーダ６とバレルシフタ５を用いる最初の被除数のシフ
ト動作を含む前処理により、被除数と除数の演算及びシ
フト動作の回数を減らすことができ、除算時間を短縮す
ることができる。さらに、除数が０の場合、除数が１の
場合、商が○の場合、商がオーバーフローの場合の検出
を容易に高速に行うことができる。

発明の詳細な説明したように、本発明によれば、プライオリティエ
ンコーダとバレルシフタを用いる最初の被除数のシフト
動作を含む前処理により、被除数と除数の演算及びシフ
ト動作の回数が減小することで、除算時間を短縮でき、
さらに、除数が○の場合、除数が１の場合、商が○の場
合、商がオーバーフローの場合の検出を容易に高速に行
うことができ、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明における一実施例の除算回路の構成図、
第２図は同実施例の動作説明のだめのフローチャート、
第３図は同実施例の前処理部の具体例の説明図、第４図
は従来の除算回路の構成図である。１３、、−７１・・・・・・被除数レジスタ人、２・・・・・・被除
数レジスタＢ、３・・・・・・除数レジスタ、４・川・
・シフトカウントレジスタ、６・・印・バレルシフタ、
６・・・・・・プライオリティエンコーダ、７・・・・
・・部分剰余シフタ、８・・・・・・部分商シフタ、９
・・・・・・部分剰余レジスタ、１０・・・・・・部分
商レジスタ、１１・・・・・・演算制御回路、１２・・
・・・・演算回路、１３・・・・・・キャリーフラグ、
１４・・・・・・データバスＡ１１５・山・・データバ
スＢ、１６・・・・・・ループカウンタ、１７・・印・
制御回路、１８・・印・タイミング制御回路、１９・・
・・・・演算フラグ、２０・・・・・・シフタ、２１・
・・・・・入出力データバス、２２・・・・・・零除算
フラグ、２３・・・・・・オーバーフローフラグ、２４
・・・・・・３人力１出力セレクタ、２５・・印・３人
力１出力セレクタ、２６・・・・・・２人力１出力セレ
クタ。

Claims

【特許請求の範囲】

ｎビットの被除数及び除数の最もＭＳＢ側にある“１”
のビット位置を出力し、入力の全てのビットが“０”の
ときはｎを出力するプライオリティエンコーダと、被除
数を前記プライオリティエンコーダから得られるビット
数シフトするバレルシフタと、被除数又は部分剰余と除
数の加算・減算を実行できる演算回路と、前記プライオ
リティエンコーダ及び前記演算回路の出力から零除算並
びにオーバーフローを検出する制御回路とを備えたこと
を特徴とする除算回路。