JPS6117144B2 - - Google Patents
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- JPS6117144B2 JPS6117144B2 JP55104476A JP10447680A JPS6117144B2 JP S6117144 B2 JPS6117144 B2 JP S6117144B2 JP 55104476 A JP55104476 A JP 55104476A JP 10447680 A JP10447680 A JP 10447680A JP S6117144 B2 JPS6117144 B2 JP S6117144B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76245—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using full isolation by porous oxide silicon, i.e. FIPOS techniques
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は素子分離技術を改善した半導体装置の
製造方法に関するものである。
製造方法に関するものである。
近年、半導体装置は素子寸法縮少技術の発達に
伴ない高密度高集積化が進んで来た。例えばゲー
ト長縮少に伴なつて拡散不純物を拡散係数の大き
いリンから拡散係数の小さい砒素へ転換し、しか
もその導入方法が拡散法から制御が容易なイオン
法入法が採られるようになつて来た。一方、素子
分離技術は選択酸化法が主流を占め、窒化膜と酸
化膜の膜厚比を始め、酸化条件等の改良が加えら
れている。
伴ない高密度高集積化が進んで来た。例えばゲー
ト長縮少に伴なつて拡散不純物を拡散係数の大き
いリンから拡散係数の小さい砒素へ転換し、しか
もその導入方法が拡散法から制御が容易なイオン
法入法が採られるようになつて来た。一方、素子
分離技術は選択酸化法が主流を占め、窒化膜と酸
化膜の膜厚比を始め、酸化条件等の改良が加えら
れている。
従来の素子分離法を用いてMOS型半導体を製
造する方法について第１図を参照して説明する。
造する方法について第１図を参照して説明する。
半導体基板１の上にシリコン酸化膜２を約1000
Å成長させ、更にその上に耐酸化性マスクとして
シリコン窒化膜（Si3N4）を約3000Å形成させる。
次に写真蝕刻技術（フオトエツチング）により、
シリコン窒化膜にパターン形成を行つて素子分離
領域に相当するシリコン窒化膜パターン３を形成
する（第１図Ａ図示）。次いでエツチング除去し
た部分から半導体基板１にイオン注入を行なつて
フイールド反転防止層４を形成する。
Å成長させ、更にその上に耐酸化性マスクとして
シリコン窒化膜（Si3N4）を約3000Å形成させる。
次に写真蝕刻技術（フオトエツチング）により、
シリコン窒化膜にパターン形成を行つて素子分離
領域に相当するシリコン窒化膜パターン３を形成
する（第１図Ａ図示）。次いでエツチング除去し
た部分から半導体基板１にイオン注入を行なつて
フイールド反転防止層４を形成する。
次に熱酸化を行なつて第１図Ｂに示すようにフ
イールド酸化膜５を形成する。このとき、形成さ
れるフイールド酸化膜５の周縁はシリコン窒化膜
パターン３の下側に喰い込んだ状態となる。この
喰いみ量は通常１〜２μｍであるがシリコン酸化
膜２が薄く、シリコン窒化膜パターン３が厚い
程、少なくなる傾向にある。
イールド酸化膜５を形成する。このとき、形成さ
れるフイールド酸化膜５の周縁はシリコン窒化膜
パターン３の下側に喰い込んだ状態となる。この
喰いみ量は通常１〜２μｍであるがシリコン酸化
膜２が薄く、シリコン窒化膜パターン３が厚い
程、少なくなる傾向にある。
次にシリコン窒化膜パターン３とシリコン酸化
膜２とを除去して、第１図Ｃに示すようにフイー
ルド酸化膜５からなる素子分離領域６と、これに
より分離された素子形成領域７とが形成される。
膜２とを除去して、第１図Ｃに示すようにフイー
ルド酸化膜５からなる素子分離領域６と、これに
より分離された素子形成領域７とが形成される。
以下、通常の半導体素子技術に従つて、第１図
Ｄに示すような半導体素子を製造する。なお図に
おいて８はゲート酸化膜、９はこのゲート酸化膜
８の上に形成された多結晶シリコンからなるゲー
ト電極、１０１，１０２はソース・ドレイン領
域、１１は層間絶縁膜、１２はアルミニウム配
線、１３は保護膜である。
Ｄに示すような半導体素子を製造する。なお図に
おいて８はゲート酸化膜、９はこのゲート酸化膜
８の上に形成された多結晶シリコンからなるゲー
ト電極、１０１，１０２はソース・ドレイン領
域、１１は層間絶縁膜、１２はアルミニウム配
線、１３は保護膜である。
しかしながら、従来の方法では素子分離領域６
やソース・ドレイン領域１０１，１０２を小さく
形成して集積度を向上させる上で次のような問題
がある。
やソース・ドレイン領域１０１，１０２を小さく
形成して集積度を向上させる上で次のような問題
がある。
第１に素子分離領域６となるフイールド酸化膜
５は、形成時において、必然的にシリコン窒化膜
パターン３への喰い込みがあるため、パターン変
換量が１〜２μｍとなり、これ以下の寸法に形成
することができず集積度向上の最大のネツクとな
つていた。
５は、形成時において、必然的にシリコン窒化膜
パターン３への喰い込みがあるため、パターン変
換量が１〜２μｍとなり、これ以下の寸法に形成
することができず集積度向上の最大のネツクとな
つていた。
第２に素子分離領域６の寸法を小さく形成する
と、これにより分離されていた両側のソース・ド
レイン領域１０１，１０２が素子分離領域６の下
部に広がつて短絡してしまう。
と、これにより分離されていた両側のソース・ド
レイン領域１０１，１０２が素子分離領域６の下
部に広がつて短絡してしまう。
更に第３に、ソース・ドレイン領域１０１，１
０２を狭くすると従来余り問題となつていなかつ
たイオン注入で形成されたフイールド反転防止層
４からの不純物の影響が無視できなくなるなどの
問題があつた。
０２を狭くすると従来余り問題となつていなかつ
たイオン注入で形成されたフイールド反転防止層
４からの不純物の影響が無視できなくなるなどの
問題があつた。
本発明は上記事情を考慮してなされたもので、
従来平面的に形成されていたフイールド酸化膜を
段差部の内側壁に垂直に形成し、素子分離領域の
平面的な寸法を零として、高密度高集積化を可能
にした半導体装置の製造方法を提供するものであ
る。
従来平面的に形成されていたフイールド酸化膜を
段差部の内側壁に垂直に形成し、素子分離領域の
平面的な寸法を零として、高密度高集積化を可能
にした半導体装置の製造方法を提供するものであ
る。
すなわち本発明はｐ型シリコンからなる半導体
基板上に、所定のパターンを有する耐エツチング
マスクを設ける工程と、前記基板をエツチングし
て段差部を形成する工程と、前記基板にプロトン
をイオン注入して段差部の内側壁以外にドナー層
を形成する工程と、基板シリコンを陽極化成して
段差部の内側壁に多孔質シリコンを選択的に形成
する工程と、前記多孔質シリコンを熱酸化してフ
イールド酸化膜とする工程とからなることを特徴
とするものである。
基板上に、所定のパターンを有する耐エツチング
マスクを設ける工程と、前記基板をエツチングし
て段差部を形成する工程と、前記基板にプロトン
をイオン注入して段差部の内側壁以外にドナー層
を形成する工程と、基板シリコンを陽極化成して
段差部の内側壁に多孔質シリコンを選択的に形成
する工程と、前記多孔質シリコンを熱酸化してフ
イールド酸化膜とする工程とからなることを特徴
とするものである。
以下本発明を図面に示す実施例を参照して詳細
に説明する。
に説明する。
第２図Ａ乃至同図１は、MOS型半導体装置の
製造に適用した場合の本発明の一実施例を順次工
程に従つて示すものである。
製造に適用した場合の本発明の一実施例を順次工
程に従つて示すものである。
先ず第２図Ａに示すようにｐ型シリコンからな
る半導体基板１上に、厚さ約１μｍのシリコン酸
化膜２を形成する。次にこのシリコン酸化膜２の
表面にレジスト膜１４を塗布し、フオトエツチン
グにより所定のパターンを形成する。この後、プ
ラズマ弗酸（HF）ガスエツチング技術を用いて
レジスト膜１４の直下にあるシリコン酸化膜２を
除去する。このプラズマ弗酸（HF）ガスエツチ
ングはレジスト膜１４中に弗化水素を取り込み、
これがシリコン酸化膜２をエツチングし、仮想線
で示す状態から実線で示す状態にレジスト膜１４
が下降しながら、シリコン酸化膜２を垂直にエツ
チング除去するものである。
る半導体基板１上に、厚さ約１μｍのシリコン酸
化膜２を形成する。次にこのシリコン酸化膜２の
表面にレジスト膜１４を塗布し、フオトエツチン
グにより所定のパターンを形成する。この後、プ
ラズマ弗酸（HF）ガスエツチング技術を用いて
レジスト膜１４の直下にあるシリコン酸化膜２を
除去する。このプラズマ弗酸（HF）ガスエツチ
ングはレジスト膜１４中に弗化水素を取り込み、
これがシリコン酸化膜２をエツチングし、仮想線
で示す状態から実線で示す状態にレジスト膜１４
が下降しながら、シリコン酸化膜２を垂直にエツ
チング除去するものである。
次にレジスト膜１４を除去した後、パターニン
グされたシリコン酸化膜２を耐エツチングマスク
としてリアクテイブイオンエツチング（RIE）を
用いて、エツチングを行ない同図Ｂに示すように
半導体基板１を溝状にエツチング除去して深さ約
１μｍの段差部１５を形成する。この場合のエツ
チングは方向性を持つているため、段差部１５の
内側壁１５ａは垂直に鋭く形成される。
グされたシリコン酸化膜２を耐エツチングマスク
としてリアクテイブイオンエツチング（RIE）を
用いて、エツチングを行ない同図Ｂに示すように
半導体基板１を溝状にエツチング除去して深さ約
１μｍの段差部１５を形成する。この場合のエツ
チングは方向性を持つているため、段差部１５の
内側壁１５ａは垂直に鋭く形成される。
次いで耐エツチングマスクとして用いたシリコ
ン酸化膜２を除去して基板表面を露出させた後、
プロトンを半導体基板１に対して垂直にイオン注
入し、半導体基板１の上面および、段差部１５の
底面にｎ型としてのドナー層１６を形成し、同図
Ｃの状態にする。このときイオン注入は方向性を
持つているので、段差部１５の内側壁１５ａには
イオンが注入されず、ｐ型シリコンのままに維持
される。
ン酸化膜２を除去して基板表面を露出させた後、
プロトンを半導体基板１に対して垂直にイオン注
入し、半導体基板１の上面および、段差部１５の
底面にｎ型としてのドナー層１６を形成し、同図
Ｃの状態にする。このときイオン注入は方向性を
持つているので、段差部１５の内側壁１５ａには
イオンが注入されず、ｐ型シリコンのままに維持
される。
次に陽極化成を行なう。この時、半導体基板１
主面のドナー層１６には通電されず、陽極化成は
行なわれない。一方、ドナー層１６が形成され
ず、ｐ型のままである段差部１５のｐ型の内側壁
１５ａは選択的に通電されて陽極化成が行なわ
れ、同図Ｄに示すように多孔質シリコン層１７が
形成される。
主面のドナー層１６には通電されず、陽極化成は
行なわれない。一方、ドナー層１６が形成され
ず、ｐ型のままである段差部１５のｐ型の内側壁
１５ａは選択的に通電されて陽極化成が行なわ
れ、同図Ｄに示すように多孔質シリコン層１７が
形成される。
次いで、酸素と水蒸気雰囲気による1000℃のウ
エツト熱酸化を施した。この時段差部１５の内側
壁１５ａに形成した多孔質シリコン層１７が他の
露出する半導体基板１（ドナー層１６）より酸化
レートが速いために、該多孔質シリコン層１７に
は十分厚いシリコン酸化膜が、これ以外の露出す
る部分には薄いシリコン酸化膜が、成長された。
また、ドナーキラー効果を同時に受けてドナー層
１６はｐ型シリコンに戻る。つづいて、半導体基
板１を全面エツチングした。この時、段差部１５
の内側壁１５ａ以外の薄い酸化膜が除去されて、
該内側壁１５ａに厚い酸化膜が残りフイールド酸
化膜５で構成された素子分離領域６が形成される
と共に、半導体基板１の表面及び段差部１５の底
面に素子形成領域７ａ，７ｂ，７ｃが形成された
（同図Ｅ図示）。
エツト熱酸化を施した。この時段差部１５の内側
壁１５ａに形成した多孔質シリコン層１７が他の
露出する半導体基板１（ドナー層１６）より酸化
レートが速いために、該多孔質シリコン層１７に
は十分厚いシリコン酸化膜が、これ以外の露出す
る部分には薄いシリコン酸化膜が、成長された。
また、ドナーキラー効果を同時に受けてドナー層
１６はｐ型シリコンに戻る。つづいて、半導体基
板１を全面エツチングした。この時、段差部１５
の内側壁１５ａ以外の薄い酸化膜が除去されて、
該内側壁１５ａに厚い酸化膜が残りフイールド酸
化膜５で構成された素子分離領域６が形成される
と共に、半導体基板１の表面及び段差部１５の底
面に素子形成領域７ａ，７ｂ，７ｃが形成された
（同図Ｅ図示）。
以下、通常の半導体技術を用いて、素子形成領
域７ａ，７ｂ，７ｃの表面に、ゲート酸化膜８、
多結晶シリコンゲート電極９を形成し、フオトエ
ツチングによりパターニングして同図Ｆの状態と
する。次に同図Ｇの如く、砒素を注入してn+型
のソース・ドレイン領域１０１，１０２を形成す
る。次いで同図Ｈに示すように層間絶縁膜１１お
よびアルミニウム配線１２を行なつた後、更に全
面に保護膜１３を設けて、同図Ｉに示すように１
層ポリシリコンMOS半導体装置を製造する。
域７ａ，７ｂ，７ｃの表面に、ゲート酸化膜８、
多結晶シリコンゲート電極９を形成し、フオトエ
ツチングによりパターニングして同図Ｆの状態と
する。次に同図Ｇの如く、砒素を注入してn+型
のソース・ドレイン領域１０１，１０２を形成す
る。次いで同図Ｈに示すように層間絶縁膜１１お
よびアルミニウム配線１２を行なつた後、更に全
面に保護膜１３を設けて、同図Ｉに示すように１
層ポリシリコンMOS半導体装置を製造する。
従つて上記方法によれば段差部１５の内側壁１
５ａに、素子分離領域６となるフイールド酸化膜
５を垂直方向に形成してあるので、従来の如く平
面的に形成したものに比べて素子分離領域６の平
面的な寸法を零にすることができる。また、フイ
ールド酸化膜５の大きさは、素子形成領域７ａ，
７ｂ，７ｃと独立して決めることができるので、
素子設計も容易である。更に、プロトンのイオン
注入により形成されたｎ型のドナー層１６は650
℃以上の熱処理工程（本実施例では1000℃の熱酸
化工程）で容易にｐ型に戻るため、その後の
MOSトランジスタの製造に際し、支障なくn+型
のソース・ドレイン領域１０１，１０２を形成で
きる。
５ａに、素子分離領域６となるフイールド酸化膜
５を垂直方向に形成してあるので、従来の如く平
面的に形成したものに比べて素子分離領域６の平
面的な寸法を零にすることができる。また、フイ
ールド酸化膜５の大きさは、素子形成領域７ａ，
７ｂ，７ｃと独立して決めることができるので、
素子設計も容易である。更に、プロトンのイオン
注入により形成されたｎ型のドナー層１６は650
℃以上の熱処理工程（本実施例では1000℃の熱酸
化工程）で容易にｐ型に戻るため、その後の
MOSトランジスタの製造に際し、支障なくn+型
のソース・ドレイン領域１０１，１０２を形成で
きる。
なお、上記実施例では耐エツチング性マスクと
してシリコン酸化膜２を用いた場合について示し
たが、この他にレジスト膜、シリコン窒化膜を用
いても良く、またこれらを複合して多層に形成し
たものでも良い。
してシリコン酸化膜２を用いた場合について示し
たが、この他にレジスト膜、シリコン窒化膜を用
いても良く、またこれらを複合して多層に形成し
たものでも良い。
また多孔質シリコン層１７を熱酸化してフイー
ルド酸化膜５を形成する工程で、上記の如く、基
板全面を酸化する方法に限らず、必要な部分のみ
酸化しても良い。また熱酸化をドナー層１６がｐ
型シリコンに戻らない650℃より低い温度で行な
う場合、ドナー層１６をｐ型シリコンに戻す工程
は別個に行なつても良い。
ルド酸化膜５を形成する工程で、上記の如く、基
板全面を酸化する方法に限らず、必要な部分のみ
酸化しても良い。また熱酸化をドナー層１６がｐ
型シリコンに戻らない650℃より低い温度で行な
う場合、ドナー層１６をｐ型シリコンに戻す工程
は別個に行なつても良い。
更に上記実施例では１層ポリシリコンMOS型
半導体装置を製造する場合を例に挙げて説明した
が、本発明方法はフイールド酸化膜を素子分離に
用いる全ての素子形成方法に適用することができ
る。
半導体装置を製造する場合を例に挙げて説明した
が、本発明方法はフイールド酸化膜を素子分離に
用いる全ての素子形成方法に適用することができ
る。
以上説明した如く、本発明に係わる半導体装置
の製造方法によればフイールド酸化膜を基板表面
に設けた段差部の内側壁に垂直に形成し、素子分
離領域の平面的な寸法を零として、素子の高密度
集積化を図ることができるものである。
の製造方法によればフイールド酸化膜を基板表面
に設けた段差部の内側壁に垂直に形成し、素子分
離領域の平面的な寸法を零として、素子の高密度
集積化を図ることができるものである。
第１図Ａ乃至同図Ｄは従来方法により製造する
工程を順次示す断面図、第２図Ａ乃至同図Ｉは本
発明をMOS型半導体装置に適用した場合の一実
施を順次工程に従つて示す断面図である。 １……半導体基板、２……シリコン酸化膜、３
……シリコン窒化膜、５……フイールド酸化膜、
６……素子分離領域、７，７ａ，７ｂ，７ｃ……
素子形成領域、１０１，１０２……n+型ソー
ス・ドレイン領域、１５……段差部、１６……ド
ナー層、１７……多孔質シリコン層。
工程を順次示す断面図、第２図Ａ乃至同図Ｉは本
発明をMOS型半導体装置に適用した場合の一実
施を順次工程に従つて示す断面図である。 １……半導体基板、２……シリコン酸化膜、３
……シリコン窒化膜、５……フイールド酸化膜、
６……素子分離領域、７，７ａ，７ｂ，７ｃ……
素子形成領域、１０１，１０２……n+型ソー
ス・ドレイン領域、１５……段差部、１６……ド
ナー層、１７……多孔質シリコン層。
Claims (1)
- 【特許請求の範囲】 １ ｐ型シリコンからなる半導体基板上に、所定
のパターンを有する耐エツチングマスクを設ける
工程と、前記基板をエツチングして段差部を形成
する工程と、前記基板にプロトンをイオン注入し
て段差部の内側壁以外にドナー層を形成する工程
と、基板シリコンを陽極化成して段差部の内側壁
に多孔質シリコンを選択的に形成する工程と、前
記多孔質シリコン熱酸化してフイールド酸化膜と
する工程とからなることを特徴とする半導体装置
の製造方法。 ２ 熱酸化を650℃以上の温度で行ない、熱酸化
と同時にドナー層をｐ型シリコンに戻すことを特
徴とする特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10447680A JPS5730342A (en) | 1980-07-30 | 1980-07-30 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10447680A JPS5730342A (en) | 1980-07-30 | 1980-07-30 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5730342A JPS5730342A (en) | 1982-02-18 |
| JPS6117144B2 true JPS6117144B2 (ja) | 1986-05-06 |
Family
ID=14381616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10447680A Granted JPS5730342A (en) | 1980-07-30 | 1980-07-30 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5730342A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386467A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体装置 |
| JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1980
- 1980-07-30 JP JP10447680A patent/JPS5730342A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5730342A (en) | 1982-02-18 |
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