JPH06177351A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、層間絶縁膜の平坦化をはかり、高
精度の微細パターンを形成することのできる半導体装置
の製造方法を提供することを目的とする。 【構成】 本発明では、段差を有する基板表面に層間絶
縁膜を形成するに際し、ＤＲＡＭの非メモリセル領域の
ような段差を有する表面に第１の絶縁膜４を形成すると
ともに、さらに段差の下部領域に選択的にレベル合わせ
用の第２の絶縁膜５を形成するに際し、第１の絶縁膜と
してのＢＰＳＧ膜の形成後、第２の絶縁膜としてのＢＰ
ＳＧ膜の形成に先立ち、アニールを行い、この後段差の
下部領域のみレジストで被覆し、エッチングを行い、下
部領域にのみ第２の絶縁膜を残留せしめた後、リフロー
を行うようにしている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にミリレンジ領域の大きな段差のある表面へ
の層間絶縁膜の形成およびその表面でのパターン形成に
関する。

【０００２】

【従来の技術】近年、半導体装置の高集積化に伴い、回
路の微細化は進む一方であり、配線においても微細化お
よび多層化が急速に進められている。

【０００３】このような状況の中で、層間絶縁膜表面は
なめらかである必要がある。それは急峻な段差がある
と、その後の配線等のパターニングが困難となるためで
ある。そこで層間絶縁膜としてリンガラスなどを用い、
これを堆積したのち、熱工程によりリンガラスに流動性
をもたせ、表面を平坦化する方法が従来から用いられて
いる（リンガラスフロー）。

【０００４】しかしながら、従来のリンガラスフロー法
を用いると、この層間絶縁膜上のリソグラフィ技術が極
めて困難となる。それは、例えば積層型ＤＲＡＭの場
合、図６に示すように、キャパシタとトランジスタ（素
子群１０２）とを形成した後、シリコン酸化膜と、ボロ
ンとリンを含むシリコン酸化膜１０３と、リンを含むシ
リコン酸化膜１０４とを堆積した後、リンを含む雰囲気
中で熱処理を行うことによりリフローを行って平坦化
し、表面の高濃度層をフッ化アンモニウムを用いたウェ
ットエッチング法によりエッチング除去することにより
層間絶縁膜を得るという方法がとられている。このよう
に、層間絶縁膜を形成してリンガラスフローにより平坦
化しても、メモリセル領域と非メモリセル領域とで大き
な段差が存在する。これはメモリセル領域には、非メモ
リセル領域には存在しないキャパシタが表面に突出して
形成されているためである。このような形状の基板表面
にレジストを堆積すると、段差の下部ではレジストの膜
厚が平坦部よりも厚くなるためリソグラフィの解像度が
低下し、微細なパターニングが困難となる。第２に段差
部下側の非メモリセル領域でも段差部から数十乃至数千
ミクロン離れるとレジストの膜厚も通常の膜厚になるた
め、段差部上のレジスト表面の高さと、段差下の表面の
高さとでは、大きな段差分のレベル差が生じてしまう。
従って、フォトリソグラフィの光の焦点をいずれかのレ
ジスト膜厚に合わせるともう一方には合わなくなり、焦
点がぼけて微細なパターニングを行うことが困難とな
る。

【０００５】

【発明が解決しようとする課題】このように従来の方法
では、露光によるレジストパターン形成工程で表面に大
きな段差がある場合、段差下部でレジストの膜厚が大き
くなり、未露光部分ができてしまうことと、大きな段差
を持つ場合は段差部から離れるとレジスト表面にも大き
な段差分のレベル差を生じてしまい、光リソグラフィの
光の焦点がぼけてしまうこととの２つの理由により、十
分なパターン精度を得ることができないという問題があ
った。

【０００６】本発明は、前記実情に鑑みてなされたもの
で、層間絶縁膜の平坦化をはかり、高精度の微細パター
ンを形成することのできる半導体装置の製造方法を提供
することを目的とする。

【０００７】

【課題を解決するための手段】そこで本発明では、段差
を有する基板表面に層間絶縁膜を形成するに際し、ＤＲ
ＡＭの非メモリセル領域のような段差のある表面に第１
の絶縁膜を形成するとともに、さらに段差の下部領域に
選択的にレベル合わせ用の第２の絶縁膜を形成するに際
し、第１の絶縁膜としてのＢＰＳＧ膜の形成後、第２の
絶縁膜としてのＢＰＳＧ膜の形成に先立ち、アニールを
行い、この後段差の下部領域のみレジストで被覆し、エ
ッチングを行い、第１の絶縁膜をエッチングストッパー
として下部領域にのみ第２の絶縁膜を残留せしめた後、
リフローを行うようにしている。 望ましくは、リフロ
ー工程に先立ち表面全体に第３の絶縁膜としてＰＳＧ膜
を形成し、リフローを行った後、表面をエッチングする
ようにする。

【０００８】

【作用】上記方法によれば、第２の絶縁膜で段差下部を
埋め込むようにしているため、表面の平坦化をはかるこ
とができ、後続工程におけるフォトリソグラフィに際し
てもパターン精度の向上をはかることができる。ここで
は第１の絶縁膜を堆積後、アニールを行うことにより第
１の絶縁膜がアニールを行わない第２の絶縁膜よりもエ
ッチング速度が遅くなるようにしたのち、段差下部上の
みにレジストパターンを形成し、エッチングを行うこと
により、第１の絶縁膜上でエッチングが停止し、段差下
部が第２の絶縁膜で埋め込まれ、上部は第１の絶縁膜が
露呈した状態となり、ほぼ平坦となる。この状態で第３
の絶縁膜を形成し境界部を埋め平坦性を向上する。

【０００９】ここで、第１の絶縁膜と第２の絶縁膜とが
いずれもＢＰＳＧ膜で形成されているため、熱処理工程
を経ても、歪の発生による剥離などのおそれもなく、長
期にわたって信頼性の高いものとなる。

【００１０】また、第３の絶縁膜としてのＰＳＧ膜で表
面全体を覆いリフローを行うようにすれば、第２の絶縁
膜からリンがぬけ、表面のリン濃度が低下するのを抑
え、流動性を良好にし、より平坦な表面を得ることがで
きる。ここで第３の絶縁膜はリフロー後のエッチング工
程で、ほとんどエッチング除去される。

【００１１】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００１２】ここでは、ビット線後作りタイプの積層型
のＤＲＡＭにおけるメモリ回路部と周辺回路部との間の
１μm 程度の大きな段差を平坦化するに際し、まず第１
の絶縁膜としてＢＰＳＧ膜４を形成した後、第２の絶縁
膜としてのＢＰＳＧ膜５の形成に先立ち、アニールを行
い、この後段差の下部領域のみレジスト６で被覆し、ア
ニールによって表面状態を変化させた第１の絶縁膜をエ
ッチングストッパーとしてエッチングを行い、下部領域
にのみ第２の絶縁膜４を残留せしめた後、表面全体に第
３の絶縁膜としてＰＳＧ膜７を形成し、リフローを行
い、表面の平坦化をはかるようにしたことを特徴とする
ものである。

【００１３】このＤＲＡＭは、比抵抗５Ω・cm程度のｐ
型のシリコン基板１内に形成された素子分離絶縁膜２２
によって分離された活性化領域内に、ソ−ス・ドレイン
領域を構成するｎ- 型拡散層２６ａ，２６ｂと、これら
ソ−ス・ドレイン領域間にゲ−ト絶縁膜２４を介して形
成されたゲ−ト電極２５とによってＭＯＳＦＥＴを構成
すると共に、ストレージノードコンタクト２８を介して
このｎ- 型拡散層２６ｂにコンタクトするようにストレ
−ジノ−ド電極３０が形成され、上層のプレート電極３
２との間にキャパシタ絶縁膜３１を介在せしめることに
よりキャパシタを形成している。そしてさらに本発明の
方法によって平坦化された層間絶縁膜１００に形成され
たビット線コンタクト２３を介してビット線２４が形成
される。そしてゲ−ト電極２５はメモリアレイの一方向
に連続的に配列されてワ−ド線を構成する。

【００１４】次に、このＤＲＡＭの製造方法について図
面を参照しつつ説明する。

【００１５】まず、図１に示すように、比抵抗５Ω・cm
程度のｐ型のシリコン基板１の表面に、素子群２を形成
する。すなわち通常のＬＯＣＯＳ法により素子分離絶縁
膜２２およびパンチスルーストッパ用のｐ- 型拡散層
（図示せず）を形成した後、熱酸化法により膜厚１０nm
程度の酸化シリコン膜からなるゲート絶縁膜２４を形成
する。この後、ゲート電極材料としての多結晶シリコン
膜を全面に１５０nm程度堆積し、さらにこの上層にＬＰ
ＣＶＤ法により酸化シリコン膜等の絶縁膜を膜厚１００
〜３００nm程度堆積し、フォトリソ技術および異方性エ
ッチング技術を用いてゲート電極２５およびゲート上の
絶縁膜２７ｕを同時にパターニングする。なお、ここで
ゲート電極上の絶縁膜として、窒化シリコン膜あるいは
窒化シリコン膜と酸化シリコン膜の複合膜を用いても良
い。窒化シリコン膜は、酸化シリコン膜に比べ、コンタ
クト形成および配線形成時に行われる希ＨＦ溶液を用い
た処理に対し強い耐エッチング性をもつためゲート電極
とコンタクトの配線のショートの防止に対してより有効
となる。そして、このゲ−ト電極２５をマスクとしてＡ
ｓあるいはＰイオンをイオン注入し、ｎ- 型拡散層から
なるソ−ス・ドレイン領域２６ａ，２６ｂを形成し、ス
ィッチングトランジスタとしてのＭＯＳＦＥＴを形成す
る。この拡散層の深さは、例えば１５０nm程度とする。
この後、ゲート絶縁膜の耐圧を向上させるために必要で
あれば熱酸化を行い、さらにＣＶＤ法により、膜厚１０
０nm程度以下の酸化シリコン層あるいは窒化シリコン層
からなる絶縁膜を全面に堆積し、反応性イオンエッチン
グ法により、全面をエッチングし、ゲ−ト電極２５の側
面に自己整合的に側壁絶縁膜２７ｓを残置せしめる。側
壁絶縁膜２７ｓとしては、ゲート上絶縁膜と同様、窒化
シリコン膜を用いることにより、より耐圧の向上をはか
ることができる。この後、この側壁絶縁膜２７ｓおよび
上部絶縁膜２７ｕから露呈するｎ- 拡散層２６ａおよび
２６ｂ表面が露呈した状態で、全面に多結晶シリコン膜
を１００〜４００nm程度堆積し、これにリンまたはヒ素
をドーピングし、フォトリソグラフィと反応性イオンエ
ッチングによりパターン形成してストレージノード電極
３０を形成する。そしてＣＶＤ法により膜厚１０nm程度
の窒化シリコン膜を堆積した後９００℃程度の水蒸気雰
囲気中で３０分程度酸化し、酸化シリコン膜を形成し、
窒化シリコン膜と酸化シリコン膜との２層構造のキャパ
シタ絶縁膜３１を形成する。このときこの窒化シリコン
膜および酸化シリコン膜はビット線コンタクトを形成す
るｎ- 拡散層２６ａにも形成される。さらにこの上層に
多結晶シリコン膜を堆積し、ドーピングを行った後、フ
ォトリソグラフィー技術および反応性イオンエッチング
技術によりプレート電極３２をパターニングする。ここ
でプレート電極およびキャパシタ絶縁膜はｎ- 拡散層２
６ａまで覆うようにパターニングする。これは、プレー
ト電極およびキャパシタ絶縁膜をエッチングストッパー
として用いるためである。ここで基板表面はゲート電極
およびキャパシタの存在により表面が突出し、大きな段
差を形成している。この状態で本発明の平坦化を行う。

【００１６】まずＣＶＤ法により表面に酸化シリコン膜
３を形成した後、第１の層間絶縁膜として膜厚７００nm
程度のＢＰＳＧ膜４を形成する。そして９００℃３０分
のアニール処理を行い、ＢＰＳＧ膜４の表面状態を変化
させる（図１）。

【００１７】この後、図２に示すように、第２の層間絶
縁膜としてメモリセル部と周辺回路部との段差分と同程
度である膜厚１０００nmのＢＰＳＧ膜５を形成する。

【００１８】そしてさらにこの上層にレジストを塗布し
周辺回路部のみに残るようにパターニングしレジストパ
ターン６を形成し、これをマスクとしてフッ化アンモニ
ウム溶液あるいはフッ酸溶液を用いたウェットエッチン
グあるいはドライエッチングによって、レジストパター
ン６から露呈するＢＰＳＧ膜を選択的に除去する（図
３）。この工程で第１の層間絶縁膜表面はアニール処理
によってエッチング速度が遅くなっているため、このエ
ッチングは第１の層間絶縁膜まで到達することなく、良
好に行われ、周辺回路部である段差の凹部のみが第２の
層間絶縁膜で埋め込まれる。

【００１９】そしてレジストパターン６を除去し、図４
に示すように膜厚３００nm程度のＰＳＧ膜７を堆積す
る。

【００２０】さらに図５に示すように、リンを含んだ雰
囲気中で９００℃６０分の熱処理を行うことによりリフ
ローを行い平坦化を行った後、最後にフッ化アンモニウ
ム溶液あるいはフッ酸溶液を用いたウェットエッチング
により表面のリンを含んだ酸化膜（ＰＳＧ膜）７をエッ
チング除去し、平坦化された層間絶縁膜を形成する。こ
のようにして形成された層間絶縁膜は、第２の絶縁膜で
段差下部を埋め込むようにしているため、極めて良好に
平坦化されており、また第１の層間絶縁膜と第２の層間
絶縁膜とがいずれもＢＰＳＧ膜のみで形成されているた
め、熱処理を経ても歪の発生がなく、剥離のおそれもな
く、極めて信頼性の高いものとなる。また、後続工程に
おけるフォトリソグラフィに際してもパターン精度の向
上をはかることができる。

【００２１】さらに第１の層間絶縁膜４を堆積後、アニ
ールを行うことにより第１の層間絶縁膜４がアニールを
行わない第２の層間絶縁膜５よりもエッチング速度が遅
くなるようにしたのち、段差下部上のみにレジストパタ
ーン６を形成し、エッチングを行うことにより、第１の
層間絶縁膜上でエッチングが停止し、段差下部が第２の
層間絶縁膜で埋め込まれ、上部は第１の層間絶縁膜が露
呈した状態となり、ほぼ平坦となる。この状態で第３の
絶縁膜を形成し第２の層間絶縁膜表面をリンリッチな状
態で覆った後リフローを行い、リンの放出を防ぎ、良好
に流動化させ、この後最後に、表面のＰＳＧ膜をエッチ
ング除去するようにしているため、極めて良好に平坦化
される。なおリフロー後のエッチングにより層間絶縁膜
が薄くなり過ぎ耐圧が不十分となるおそれがある場合
は、エッチング後にＢＰＳＧ膜を追加堆積するようにす
ればよい。

【００２２】なお、前記実施例では、基板としてシリコ
ン基板を用いたが、ゲルマニウム、ガリウムヒ素等の化
合物半導体、あるいはこれらの表面にエピタキシャル成
長層を形成したものなどを用いても良いことはいうまで
もない。

【００２３】

【発明の効果】以上説明してきたように、本発明によれ
ば、大きな段差のある基板表面においても、高精度のパ
ターン形成を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明実施例の半導体装置の製造工程図

【図２】本発明実施例の半導体装置の製造工程図

【図３】本発明実施例の半導体装置の製造工程図

【図４】本発明実施例の半導体装置の製造工程図

【図５】本発明実施例の半導体装置の製造工程図

【図６】従来例の半導体装置を示す図

【符号の説明】

１ シリコン基板 ２ 素子群 ３ 酸化シリコン膜 ４ 第１のＢＰＳＧ膜 ５ 第２のＢＰＳＧ膜 ６ フォトレジスト ７ ＰＳＧ膜 ３２ プレート電極 ２２ 素子分離絶縁膜 ２３ ビット線コンタクト ２４ ゲート絶縁膜 ２５ ゲート電極 ２６ａ，２６ｂ ｎ- 型拡散層 ２７ 層間絶縁膜 ２８ ストレージノードコンタクト ３０ ストレ−ジノ−ド電極 ３１ キャパシタ絶縁膜 ３２ プレート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/31

Claims (2)

【特許請求の範囲】
1. 【請求項１】 段差を有する半導体基板表面に層間絶縁
   膜を形成するに際し、 前記半導体基板表面全体に第１の層間絶縁膜としてＢＰ
   ＳＧ膜を形成する第１の層間絶縁膜形成工程と、 前記第１の層間絶縁膜に対しアニール処理を行うアニー
   ル工程と、 前記第１の層間絶縁膜上に第２の層間絶縁膜としてＢＰ
   ＳＧ膜を形成する第２の層間絶縁膜形成工程と、 前記第１の層間絶縁膜をエッチングストッパーとして前
   記第２の層間絶縁膜をパターニングし段差の下部領域に
   選択的にレベル合わせ用の第２の層間絶縁膜を残留せし
   めるエッチング工程とこれら第１および第２の層間絶縁
   膜を流動化し得る温度に加熱し表面の平坦化を行う表面
   平坦化工程とを含むことを特徴とする半導体装置の製造
   方法。
2. 【請求項２】 前記第２の層間絶縁膜の膜厚は前記段差
   と同程度であることを特徴とする請求項１記載の半導体
   装置の製造方法。