JP3229665B2 - Mosfetの製造方法 - Google Patents
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Description
オキサイド セミコンダクタ フィールド イフェクト
トランジスタ(Metal Oxide Semiconductor Field Effec
t Transistor))の製造方法に係り、特に、ゲート長
(チャネル長)が0.2μm級の微細なMOSFETの
製造方法に適用するのに好適な技術に関する。
れたMOSFETの断面図である。
コン膜85を形成した後、多結晶シリコン膜を形成し、
選択的にエッチングしてゲート電極95を形成する。そ
の後、イオン注入工程を行なってソース・ドレイン領域
22を形成し、続いて、ゲート電極95とゲート酸化シ
リコン膜85の側壁に側壁絶縁膜75を形成する。次い
で、絶縁膜(酸化シリコン膜)77をその上に形成す
る。次に、絶縁膜77にコンタクトホールをあけた後、
金属膜79を形成する。
OSFETの製造方法においては、次のような問題があ
った。
程では、パタン寸法が微細なので、光の干渉および回折
効果が増加し、解像力が低下して、0.5μm以下の工
程は非常に困難である。
グ(phase shifting))フォトリソグラフィー工程を使用
するとしても、自己整合的にゲート電極を形成できない
ので、MOSFETの特性が不安定になる。
FETが形成できたとしても、ソース・ドレイン領域の
大きさはコンタクトを取るために大きくしなければなら
ない。
一般のフォトリソグラフィー工程を使用しながら自己整
合的にゲート電極を形成できるゲート長が0.2μm級
のMOSFETの製造方法を提供することにある。
に、本発明のMOSFETの製造方法は、半導体基板
(1)上の所定の領域に素子分離用絶縁膜(2)を設け
て活性領域を規定した後、所定の箇所に選択的に、少な
くとも1層の導電膜からなる第1の導電膜(4)と第1
の絶縁膜(5)からなる積層体を設ける第1の工程
(A、B)と、上記半導体基板(1)上に第2の導電膜
(7)を設けた後、エッチバックを行なって上記積層体
(4、5)の側壁に側壁導電膜(7A)を設ける第2の
工程(C、D)と、上記半導体基板(1)の露出した部
分にゲート絶縁膜(8)を設け、かつ、上記側壁導電膜
(7A)の上面に第2の絶縁膜(81)を設ける第3の
工程(E)と、上記第2の絶縁膜(81)上から上記ゲ
ート酸化膜(8)上にかけてゲート電極(9A)を設け
る第4の工程(E、F)と、第3の絶縁膜(10)を設
けた後、上記第3の絶縁膜(10)、上記第2の絶縁膜
(81)、および上記第1の絶縁膜(5)をエッチング
して、上記第1の導電膜(4)を露出し、さらに、上記
ゲート絶縁膜(8)の両側で上記側壁導電膜(7A)の
下の上記半導体基板(1)の表面領域に不純物をドープ
してソース・ドレイン領域(25)を設ける第5の工程
(F、G)と、第4の絶縁膜(11)を設けた後、上記
第1の導電膜(4)上の上記第4の絶縁膜(11)にコ
ンタクトホールをあけ、上記コンタクトホール内を含む
所定の部分に第3の導電膜(12)を設ける第6の工程
(H)とを含んでなることを特徴とする。
は、上記第2の工程の後、上記半導体基板(1)のエッ
チング・ダメージを減少するために、アニール工程を行
ない、それにより成長した酸化膜を除去した後、上記第
3の工程において上記ゲート絶縁膜(8)を設けること
を特徴とする。
は、上記第3の工程において、上記第2の絶縁膜(8
1)を熱酸化により設けることを特徴とする。
は、上記第5の工程の上記エッチング工程において、上
記側壁導電膜(7A)もエッチングし、上記第3の絶縁
膜(10)、上記第2の絶縁膜(81)、および上記第
1の絶縁膜(5)と、上記側壁導電膜(7A)とのエッ
チング比を1:1にしてこれらをエッチングすることを
特徴とする。
工程により、一般のフォトリソグラフィー工程を使用し
て、自己整合的にゲート電極を形成でき、ゲート長が
0.2μm級の微細なMOSFETを製造できる。
および図3(F)〜(H)は、それぞれ本発明の一実施
例のMOSFETの製造方法を示す工程断面図である。
また、図3(H)は、これらの工程により完成したMO
SFETの断面構造を示す。
基板1上に素子分離用のフィールド酸化シリコン膜2を
形成して、活性領域を規定する。次に、酸化シリコン膜
3、不純物をドープしない多結晶シリコン膜・ポリサイ
ド膜の積層からなる導電膜4、およびCVD法による酸
化シリコン膜5を順次形成する。酸化シリコン膜3は、
後のエッチング工程におけるエッチングストッパおよび
シリコン基板1の保護の機能を果たす。次に、MOSF
ETの形成領域を決める図1(A)に示すような形状の
フォトレジスト膜6を形成する。
て、酸化シリコン膜3、導電膜4、および酸化シリコン
膜5をRIE(リアクティブ イオン エッチング)法を
用いてエッチングして、図1(B)に示すようにフィー
ルド酸化シリコン膜2上に残した後、露出したシリコン
基板1面のチャネルとなる領域にイオン注入工程により
所定の不純物をドープする。この後、フォトレジスト膜
6を除去する(イオン注入工程の前に除去してもよ
い)。
ドープしない多結晶シリコン膜7を厚さ2000Å程度
堆積する。
コン膜7をエッチバックして図2(D)に示すように、
導電膜4および酸化シリコン膜5の側壁に側壁多結晶シ
リコン膜7Aを形成する。続いて、シリコンエッチング
ダメージを取り除くために、アニールを行ない、このと
き、成長した酸化シリコン膜(図示省略)を除去する。
基板1表面を酸化してゲート酸化シリコン膜8を形成す
る。このとき、側壁多結晶シリコン膜7Aの上面に酸化
シリコン膜81が形成されるが、この酸化シリコン膜8
1は、シリコン基板1の酸化により形成される酸化シリ
コン膜8の厚さに比べて厚さが3倍程度に育つので、こ
の酸化シリコン膜81により側壁多結晶シリコン膜7A
と後で形成されるゲート電極とが絶縁される。もし、こ
の酸化シリコン膜81の厚さがそれで不足するような
ら、この酸化工程の前で、側壁多結晶シリコン膜7Aの
形成後に、側壁多結晶シリコン膜7Aの上面に500Å
程度の薄い酸化シリコン膜(図示せず)を堆積して、絶
縁性を増してもよい。次に、ゲート電極となる多結晶シ
リコン膜9をシリコン基板1上に堆積する。
を用いて多結晶シリコン膜9をエッチングして所定の厚
さのゲート電極9Aを形成した後、ゲート電極9Aを絶
縁するための酸化シリコン膜10を堆積する。
E法を用いて酸化シリコン膜10、81、5および側壁
多結晶シリコン膜7Aをエッチングして、側壁多結晶シ
リコン膜7Aの上部を平坦にし、導電膜4を露出する。
なお、このとき、側壁多結晶シリコン膜7Aと酸化シリ
コン膜10、81、5とのエッチング比は、1:1にす
るのが望ましい。この後、イオン注入工程を行なって、
ゲート絶縁膜8および酸化シリコン膜81の両側のシリ
コン基板1の表面領域の側壁多結晶シリコン膜7Aの下
にソース・ドレイン領域25を形成する。なお、この工
程で、側壁多結晶シリコン膜7Aにも不純物がドープさ
れて電気的に導電化される。
ための酸化シリコン膜11を堆積し、導電膜4上の酸化
シリコン膜11にコンタクトホールを形成した後、金属
膜12を堆積し、導電膜4とコンタクトを取って、MO
SFETが完成する。
は、その断面構造が図3(H)に示される。すなわち、
ゲート電極9Aの幅は、酸化シリコン膜81に沿って底
部から上部に向かって徐々に広くなっている。また、ゲ
ート電極9Aの両側には、酸化工程により形成した側壁
の酸化シリコン膜81、堆積した側壁多結晶シリコン膜
7A、積層した導電層4が存在する。ソース・ドレイン
領域25は、ゲート電極9Aの横の側壁多結晶シリコン
膜7Aと酸化シリコン膜81の下に形成されている。導
電膜4はフィールド酸化シリコン膜2の上に配置され、
また、金属膜12がフィールド酸化シリコン膜2と導電
層4の上に位置し、導電膜4と接続されている。ソース
・ドレイン領域25とゲート電極9Aとは自己整合によ
り形成されている。また、ゲート電極9Aは、従来技術
によるゲート電極と異なり、非常に薄くできる。
れば、次のような効果が得られる。
ィー工程を用いてゲート長が0.2μm級のMOSFE
Tを製造できる。
度のMOSFETを製造できる。
用のイオン注入を側壁多結晶シリコン膜7Aを通して行
なうので、ソース・ドレイン領域25の浅い接合を形成
できる。
ト電極9Aとを自己整合により形成できるので、ゲート
長が0.2μm級のゲート電極9Aのフォトリソグラフ
ィーおよびエッチング工程を容易に行なうことができ
る。
ン領域25とを熱酸化シリコン膜である側壁酸化シリコ
ン膜81により絶縁できるので、最小限の酸化シリコン
膜の厚さで絶縁が可能になる。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例における図
1(A)の工程で、導電膜4として、不純物をドープし
ない多結晶シリコン膜・ポリサイド膜の多層を設けた
が、この代わりに不純物をドープした、あるいは不純物
をドープしない単層の多結晶シリコン膜やポリサイド膜
を設けてもよい。
一般のフォトリソグラフィー工程を使用して、自己整合
的にゲート電極を形成でき、ゲート長が0.2μm級の
微細なMOSFETを製造できる。
FETの製造方法を示す工程断面図である。
FETの製造方法を示す工程断面図である。
FETの製造方法を示す工程断面図である。
面図である。
…酸化シリコン膜、4…アンドープ多結晶シリコン膜・
ポリサイド膜の積層からなる導電膜、5…酸化シリコン
膜、6…フォトレジスト膜、7…アンドープ多結晶シリ
コン膜、7A…側壁多結晶シリコン膜、8…ゲート酸化
シリコン膜、9…多結晶シリコン膜、9A…ゲート電
極、10…酸化シリコン膜、11…酸化シリコン膜、1
2…金属膜、25…ソース・ドレイン領域、81…熱酸
化による酸化シリコン膜。
Claims (4)
- 【請求項1】半導体基板(1)上の所定の領域に素子分
離用絶縁膜(2)を設けて活性領域を規定した後、所定
の箇所に選択的に、少なくとも1層の導電膜からなる第
1の導電膜(4)と第1の絶縁膜(5)からなる積層体
を設ける第1の工程(A、B)と、 上記半導体基板(1)上に第2の導電膜(7)を設けた
後、エッチバックを行なって上記積層体(4、5)の側
壁に側壁導電膜(7A)を設ける第2の工程(C、D)
と、 上記半導体基板(1)の露出した部分にゲート絶縁膜
(8)を設け、かつ、上記側壁導電膜(7A)の上面に
第2の絶縁膜(81)を設ける第3の工程(E)と、 上記第2の絶縁膜(81)上から上記ゲート酸化膜
(8)上にかけてゲート電極(9A)を設ける第4の工
程(E、F)と、 第3の絶縁膜(10)を設けた後、上記第3の絶縁膜
(10)、上記第2の絶縁膜(81)、および上記第1
の絶縁膜(5)をエッチングして、上記第1の導電膜
(4)を露出し、さらに、上記ゲート絶縁膜(8)の両
側で上記側壁導電膜(7A)の下の上記半導体基板
(1)の表面領域に不純物をドープしてソース・ドレイ
ン領域(25)を設ける第5の工程(F、G)と、 第4の絶縁膜(11)を設けた後、上記第1の導電膜
(4)上の上記第4の絶縁膜(11)にコンタクトホー
ルをあけ、上記コンタクトホール内を含む所定の部分に
第3の導電膜(12)を設ける第6の工程(H)とを含
んでなることを特徴とするMOSFETの製造方法。 - 【請求項2】上記第2の工程の後、上記半導体基板
(1)のエッチング・ダメージを減少するために、アニ
ール工程を行ない、それにより成長した酸化膜を除去し
た後、上記第3の工程において上記ゲート絶縁膜(8)
を設けることを特徴とする請求項1記載のMOSFET
の製造方法。 - 【請求項3】上記第3の工程において、上記第2の絶縁
膜(81)を熱酸化により設けることを特徴とする請求
項1記載のMOSFETの製造方法。 - 【請求項4】上記第5の工程の上記エッチング工程にお
いて、上記側壁導電膜(7A)もエッチングし、上記第
3の絶縁膜(10)、上記第2の絶縁膜(81)、およ
び上記第1の絶縁膜(5)と、上記側壁導電膜(7A)
とのエッチング比を1:1にしてこれらをエッチングす
ることを特徴とする請求項1記載のMOSFETの製造
方法。
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