JP3173048B2 - 半導体装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
バイポーラトランジスタのエミッタ電極構造に関する。
バイポーラトランジスタのエミッタ電極構造に関する。
【０００２】
【従来の技術】従来の半導体装置の、製造方法を図面を
参照して説明する。
参照して説明する。
【０００３】図２（ａ）〜（ｃ）及び図３は従来の半導
体装置の製造方法を説明するための工程順に示した半導
体チップの断面図である。
体装置の製造方法を説明するための工程順に示した半導
体チップの断面図である。
【０００４】図２（ａ）に示すように、Ｐ型単結晶シリ
コン基板１の一主面に選択的に砒素イオンを７０ｋｅＶ
の加速エネルギーと３×１０15〜１×１０16ｃｍ-2のド
ーズ量でイオン注入し、１０５０〜１１５０℃の温度で
４時間の熱処理を行いＮ型埋込拡散層２を形成し、同様
に選択的にホウ素イオンを５０ｋｅＶの加速エネルギー
と５×１０13〜３×１０14ｃｍ-2のドーズ量でイオン注
入し、９８０〜１０５０℃の温度で１時間の熱処理を行
いＰ型埋込拡散層３を形成する。
コン基板１の一主面に選択的に砒素イオンを７０ｋｅＶ
の加速エネルギーと３×１０15〜１×１０16ｃｍ-2のド
ーズ量でイオン注入し、１０５０〜１１５０℃の温度で
４時間の熱処理を行いＮ型埋込拡散層２を形成し、同様
に選択的にホウ素イオンを５０ｋｅＶの加速エネルギー
と５×１０13〜３×１０14ｃｍ-2のドーズ量でイオン注
入し、９８０〜１０５０℃の温度で１時間の熱処理を行
いＰ型埋込拡散層３を形成する。
【０００５】次にＮ型埋込拡散層２及びＰ型埋込拡散層
３を含むＰ型単結晶シリコン基板１上に比抵抗１Ωｃｍ
のＮ型エピタキシャル層４を１．５〜２．５μｍの厚さ
に形成し、Ｎ型エピタキシャル層４の主表面よりＰ型埋
込拡散層３に達する素子間を絶縁分離するＰ型拡散層５
を選択的に形成する。次に、素子間をＮ型エピタキシャ
ル層４の表面で絶縁分離する二酸化シリコン層（フィー
ルド酸化膜）６を選択酸化法を用いて厚さ６００〜９０
０ｎｍの厚さに形成し、第１の素子形成領域７及び第２
の素子形成領域８の夫々を区画する。次に、第１及び第
２の素子形成領域７，８のＮ型エピタキシャル層４の表
面を９００℃のＨ2 −Ｏ2 雰囲気中で熱酸化し厚さ１０
〜２０ｎｍの二酸化シリコン層９を設ける。次に、第１
の素子形成領域７の二酸化シリコン層９を選択除去した
後、コレクタ電極となる燐を添加した多結晶シリコン層
１０を２５０〜４５０ｎｍの厚さに選択的に形成する。
例えば、バイポーラ素子とＭＯＳ素子とを同一半導体基
板上に構成する半導体装置では、二酸化シリコン層９は
ゲート酸化膜の形成と同一工程で行われ、又、多結晶シ
リコン層１０はゲート電極の形成と同時に形成される。
多結晶シリコン層１０への燐の添加は８３０〜９３０℃
での拡散により実現され、同時に多結晶シリコン層１０
を介してＮ型エピタキシャル層４中へも燐が拡散され、
Ｎ型コレクタ拡散層１１を形成する。次に、第２の素子
形成領域８のＮ型エピタキシャル層４の表面にホウ素イ
オンを１０〜３０ｋｅＶの加速エネルギーと１×１０13
〜５×１０13ｃｍ-2のドーズ量でイオン注入してＰ型真
性ベース拡散層１２を形成し、Ｐ型真性ベース拡散層１
２の一部にホウ素イオンを１０〜３０ｋｅＶの加速エネ
ルギーと３×１０15〜１×１０16ｃｍ-2のドーズ量で選
択的にイオン注入し、Ｐ型ベース取出し拡散層１３を形
成する。
３を含むＰ型単結晶シリコン基板１上に比抵抗１Ωｃｍ
のＮ型エピタキシャル層４を１．５〜２．５μｍの厚さ
に形成し、Ｎ型エピタキシャル層４の主表面よりＰ型埋
込拡散層３に達する素子間を絶縁分離するＰ型拡散層５
を選択的に形成する。次に、素子間をＮ型エピタキシャ
ル層４の表面で絶縁分離する二酸化シリコン層（フィー
ルド酸化膜）６を選択酸化法を用いて厚さ６００〜９０
０ｎｍの厚さに形成し、第１の素子形成領域７及び第２
の素子形成領域８の夫々を区画する。次に、第１及び第
２の素子形成領域７，８のＮ型エピタキシャル層４の表
面を９００℃のＨ2 −Ｏ2 雰囲気中で熱酸化し厚さ１０
〜２０ｎｍの二酸化シリコン層９を設ける。次に、第１
の素子形成領域７の二酸化シリコン層９を選択除去した
後、コレクタ電極となる燐を添加した多結晶シリコン層
１０を２５０〜４５０ｎｍの厚さに選択的に形成する。
例えば、バイポーラ素子とＭＯＳ素子とを同一半導体基
板上に構成する半導体装置では、二酸化シリコン層９は
ゲート酸化膜の形成と同一工程で行われ、又、多結晶シ
リコン層１０はゲート電極の形成と同時に形成される。
多結晶シリコン層１０への燐の添加は８３０〜９３０℃
での拡散により実現され、同時に多結晶シリコン層１０
を介してＮ型エピタキシャル層４中へも燐が拡散され、
Ｎ型コレクタ拡散層１１を形成する。次に、第２の素子
形成領域８のＮ型エピタキシャル層４の表面にホウ素イ
オンを１０〜３０ｋｅＶの加速エネルギーと１×１０13
〜５×１０13ｃｍ-2のドーズ量でイオン注入してＰ型真
性ベース拡散層１２を形成し、Ｐ型真性ベース拡散層１
２の一部にホウ素イオンを１０〜３０ｋｅＶの加速エネ
ルギーと３×１０15〜１×１０16ｃｍ-2のドーズ量で選
択的にイオン注入し、Ｐ型ベース取出し拡散層１３を形
成する。
【０００６】次に図２（ｂ）に示すように、全面にＣＶ
Ｄ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法により二酸化シリコン層１４を２５０ｎｍの厚さ
に堆積してＰ型真性ベース拡散層１２上の二酸化シリコ
ン層１４に選択的に開孔部を設け、この開孔部にエミッ
タ電極となる砒素を添加した厚さ２００ｎｍの多結晶シ
リコン層１５を選択的に形成する。多結晶シリコン層１
５への砒素の添加は砒素イオンを７０ｋｅＶの加速エネ
ルギーと５×１０15〜２×１０16ｃｍ-2のドーズ量でイ
オン注入して行われ、更に９００〜９５０℃の熱処理に
より砒素を押込むことによりＰ型真性ベース拡散層１２
中にＮ型エミッタ拡散層１６を形成する。
Ｄ（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法により二酸化シリコン層１４を２５０ｎｍの厚さ
に堆積してＰ型真性ベース拡散層１２上の二酸化シリコ
ン層１４に選択的に開孔部を設け、この開孔部にエミッ
タ電極となる砒素を添加した厚さ２００ｎｍの多結晶シ
リコン層１５を選択的に形成する。多結晶シリコン層１
５への砒素の添加は砒素イオンを７０ｋｅＶの加速エネ
ルギーと５×１０15〜２×１０16ｃｍ-2のドーズ量でイ
オン注入して行われ、更に９００〜９５０℃の熱処理に
より砒素を押込むことによりＰ型真性ベース拡散層１２
中にＮ型エミッタ拡散層１６を形成する。
【０００７】次に、図２（ｃ）に示すように、多結晶シ
リコン層１５を含む二酸化シリコン層１４の上にＣＶＤ
法により厚さ１００ｎｍの二酸化シリコン層及び厚さ５
００ｎｍのＢＰＳＧ層を順次堆積して設けた２層構造の
層間絶縁膜１７を形成し、その表面の平滑化のため８５
０〜９２０℃の熱処理を行った後、層間絶縁膜１７を選
択的に開孔してコレクタ電極１０及びエミッタ電極１５
及びＰ型ベース取り出し拡散層１３に達する開孔部１
８，１９，２０を選択的に形成する。
リコン層１５を含む二酸化シリコン層１４の上にＣＶＤ
法により厚さ１００ｎｍの二酸化シリコン層及び厚さ５
００ｎｍのＢＰＳＧ層を順次堆積して設けた２層構造の
層間絶縁膜１７を形成し、その表面の平滑化のため８５
０〜９２０℃の熱処理を行った後、層間絶縁膜１７を選
択的に開孔してコレクタ電極１０及びエミッタ電極１５
及びＰ型ベース取り出し拡散層１３に達する開孔部１
８，１９，２０を選択的に形成する。
【０００８】次に、図３に示すように、開孔部１８，１
９，２０を含む表面にアルミニウム層を堆積してパター
ニングしコレクタ電極１０及びエミッタ電極１５及びＰ
型ベース取出し拡散層１３の夫々に接続する配線２１を
形成し、半導体装置内の素子間の相互接続を行なう。
９，２０を含む表面にアルミニウム層を堆積してパター
ニングしコレクタ電極１０及びエミッタ電極１５及びＰ
型ベース取出し拡散層１３の夫々に接続する配線２１を
形成し、半導体装置内の素子間の相互接続を行なう。
【０００９】
【発明が解決しようとする課題】この従来の半導体装置
では、層間絶縁膜１７の表面は、その後工程で形成され
る配線層２１の短絡及び断線を防ぐためには十分に平坦
化する必要がある。従って、層間絶縁膜１７の表面より
コレクタ電極１０及びエミッタ電極１５及びＰ型ベース
取り出し拡散層１３への垂直距離は、層間絶縁膜１７の
被着時点でそれぞれ８５０ｎｍ，６００ｎｍ，８５０ｎ
ｍであるが、熱処理後では約９００ｎｍ，５００ｎｍ，
９５０ｎｍに変化する。よって、例えば開孔部１８，１
９，２０をＣＨＦ3 −Ｏ2 系のガスを用いるプラズマエ
ッチングで形成する場合、Ｐ型ベース取り出し拡散層１
３上の二酸化シリコン層の膜厚に合わせたエッチング条
件を設定する必要があり、上述のガス系での多結晶シリ
コン層と二酸化シリコン層との被エッチング比率が１：
６となる場合、エミッタ電極１５はプラズマエッチング
時に少なくとも８０ｎｍ｛（９５０−５００）／６＝７
５ｎｍ｝の厚さがエッチングされて除去されることとな
る。従って、上述の条件下ではエミッタ電極１５の厚さ
は実質的に２００ｎｍより１２０ｎｍに減じられること
となる。後工程で被着されるアルミニウム配線２１形成
後の熱履歴の大小により異なるが、エミッタ電極１５の
多結晶シリコンとアルミニウム配線層２１との反応に依
るバイポーラトランジスタの特性変動を生じさせない為
には開孔部１９を形成後のエミッタ電極１５の膜厚は７
０〜１００ｎｍ必要である。よって、エミッタ電極１５
の膜厚は１８０ｎｍ以上、製造上のばらつきを考慮すれ
ば２００ｎｍ以上が望ましい。
では、層間絶縁膜１７の表面は、その後工程で形成され
る配線層２１の短絡及び断線を防ぐためには十分に平坦
化する必要がある。従って、層間絶縁膜１７の表面より
コレクタ電極１０及びエミッタ電極１５及びＰ型ベース
取り出し拡散層１３への垂直距離は、層間絶縁膜１７の
被着時点でそれぞれ８５０ｎｍ，６００ｎｍ，８５０ｎ
ｍであるが、熱処理後では約９００ｎｍ，５００ｎｍ，
９５０ｎｍに変化する。よって、例えば開孔部１８，１
９，２０をＣＨＦ3 −Ｏ2 系のガスを用いるプラズマエ
ッチングで形成する場合、Ｐ型ベース取り出し拡散層１
３上の二酸化シリコン層の膜厚に合わせたエッチング条
件を設定する必要があり、上述のガス系での多結晶シリ
コン層と二酸化シリコン層との被エッチング比率が１：
６となる場合、エミッタ電極１５はプラズマエッチング
時に少なくとも８０ｎｍ｛（９５０−５００）／６＝７
５ｎｍ｝の厚さがエッチングされて除去されることとな
る。従って、上述の条件下ではエミッタ電極１５の厚さ
は実質的に２００ｎｍより１２０ｎｍに減じられること
となる。後工程で被着されるアルミニウム配線２１形成
後の熱履歴の大小により異なるが、エミッタ電極１５の
多結晶シリコンとアルミニウム配線層２１との反応に依
るバイポーラトランジスタの特性変動を生じさせない為
には開孔部１９を形成後のエミッタ電極１５の膜厚は７
０〜１００ｎｍ必要である。よって、エミッタ電極１５
の膜厚は１８０ｎｍ以上、製造上のばらつきを考慮すれ
ば２００ｎｍ以上が望ましい。
【００１０】一方、素子の高集積化，高性能化をはかる
為、二酸化シリコン層１４に形成する開孔部（エミッタ
コンタクト孔）は徐々に縮小化されており、例えば２５
０ｎｍの厚さの二酸化シリコン層１４に対して幅７００
ｎｍ，長さ３μｍの寸法が適用される。バイポーラトラ
ンジスタの素子特性のばらつき低減の点より、多結晶シ
リコン層１５の厚さは二酸化シリコン層１４の厚さと同
等、選択開孔の幅は後工程でのエミッタ電極１５への砒
素イオンの導入量ばらつきの低減の点より、エミッタ電
極１５の厚さの３倍以上が必要である。従って、この点
よりエミッタ電極１５の厚さは２３０ｎｍ以下が必要と
なる。
為、二酸化シリコン層１４に形成する開孔部（エミッタ
コンタクト孔）は徐々に縮小化されており、例えば２５
０ｎｍの厚さの二酸化シリコン層１４に対して幅７００
ｎｍ，長さ３μｍの寸法が適用される。バイポーラトラ
ンジスタの素子特性のばらつき低減の点より、多結晶シ
リコン層１５の厚さは二酸化シリコン層１４の厚さと同
等、選択開孔の幅は後工程でのエミッタ電極１５への砒
素イオンの導入量ばらつきの低減の点より、エミッタ電
極１５の厚さの３倍以上が必要である。従って、この点
よりエミッタ電極１５の厚さは２３０ｎｍ以下が必要と
なる。
【００１１】よって、上述の従来の半導体装置では製造
上のばらつきによりバイポーラトランジスタの特性のば
らつきが大きくなりやすく、又、製品歩留を低下させや
すいという欠点があった。
上のばらつきによりバイポーラトランジスタの特性のば
らつきが大きくなりやすく、又、製品歩留を低下させや
すいという欠点があった。
【００１２】又、エミッタコンタクト孔の幅を更に小さ
くするには、従来の製造技術の延長による縦方向及び横
方向の寸法の縮小化のみでは対応できないという欠点が
あった。
くするには、従来の製造技術の延長による縦方向及び横
方向の寸法の縮小化のみでは対応できないという欠点が
あった。
【００１３】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板の一主面に設けた逆導電型の埋込拡
散層と、前記埋込拡散層を含む表面に設けた逆導電型の
エピタキシャル層と、前記埋込拡散層の周囲の前記エピ
タキシャル層に設けて素子形成領域を分離する一導電型
の素子分離層と、前記エピタキシャル層の表面に設けて
前記素子形成領域の表面を区画し第１及び第２の素子形
成領域を形成するフィールド酸化膜と、前記第１の素子
形成領域に設けて前記埋込拡散層に接続する逆導電型の
コレクタ拡散層と、前記第２の素子形成領域の表面に設
けた一導電型の真性ベース拡散層と、前記真性ベース拡
散層上を含む表面に設けた層間絶縁膜と、前記層間絶縁
膜に設けた開孔部の前記真性ベース拡散層の表面に設け
た逆導電型のエミッタ拡散層と、前記開孔部のエミッタ
拡散層に接続して設けた逆導電型不純物を含有する下層
の多結晶シリコン層及び前記下層の多結晶シリコン層上
に積層して前記下層の多結晶シリコン層より高濃度の逆
導電型不純物を含有する上層の多結晶シリコン層からな
る２層構造のエミッタ電極とを具備して構成される。
一導電型半導体基板の一主面に設けた逆導電型の埋込拡
散層と、前記埋込拡散層を含む表面に設けた逆導電型の
エピタキシャル層と、前記埋込拡散層の周囲の前記エピ
タキシャル層に設けて素子形成領域を分離する一導電型
の素子分離層と、前記エピタキシャル層の表面に設けて
前記素子形成領域の表面を区画し第１及び第２の素子形
成領域を形成するフィールド酸化膜と、前記第１の素子
形成領域に設けて前記埋込拡散層に接続する逆導電型の
コレクタ拡散層と、前記第２の素子形成領域の表面に設
けた一導電型の真性ベース拡散層と、前記真性ベース拡
散層上を含む表面に設けた層間絶縁膜と、前記層間絶縁
膜に設けた開孔部の前記真性ベース拡散層の表面に設け
た逆導電型のエミッタ拡散層と、前記開孔部のエミッタ
拡散層に接続して設けた逆導電型不純物を含有する下層
の多結晶シリコン層及び前記下層の多結晶シリコン層上
に積層して前記下層の多結晶シリコン層より高濃度の逆
導電型不純物を含有する上層の多結晶シリコン層からな
る２層構造のエミッタ電極とを具備して構成される。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の一実施例を示す半導体チッ
プの断面図である。
プの断面図である。
【００１６】図１に示すように、従来例に示したと同様
の方法でＰ型単結晶シリコン基板１中に選択的にＮ型埋
込拡散層２及びＰ型埋込拡散層３を形成し、Ｎ型埋込拡
散層２及びＰ型埋込拡散層３を含むＰ型単結晶シリコン
基板１の表面にＮ型エピタキシャル層４を成長させる。
次に、Ｎ型エピタキシャル層４の主表面よりＰ型埋込拡
散層３に達する素子間絶縁分離用のＰ型拡散層５を選択
的に形成し、素子間をＮ型エピタキシャル層４の表面で
絶縁分離する二酸化シリコン層（フィールド酸化膜）６
を選択酸化法を用いて形成し、第１の素子形成領域７及
び第２の素子形成領域８を区画する。次に第１及び第２
の素子形成領域７，８のＮ型エピタキシャル層４の表面
に二酸化シリコン層９を設け、第１の素子形成領域７の
二酸化シリコン層９を選択的に開孔して燐を添加した多
結晶シリコン層１０を選択的に堆積し、熱処理によりＮ
型エピタキシャル層４の表面に不純物を拡散してＮ型コ
レクタ拡散層１１を形成する。次に、第２の素子形成領
域８のＮ型エピタキシャル層４の表面にホウ素イオンを
イオン注入してＰ型真性ベース拡散層１２及びＰ型ベー
ス取り出し拡散層１３を隣接して形成する。次に、多結
晶シリコン層１０を含む表面にＣＶＤ法による二酸化シ
リコン層１４を堆積し、Ｐ型真性ベース拡散層１２上の
二酸化シリコン層１４に選択的に開孔部を形成する。次
に、開孔部を含む表面にエミッタ電極の下層部となる多
結晶シリコン層２５を従来例より膜厚の薄い１５０ｎｍ
の厚さに堆積して砒素イオンを７０ｋｅＶの加速エネル
ギー，４×１０15〜１．５×１０16ｃｍ-2のドーズ量で
イオン注入し、更に多結晶シリコン層２５上に、エミッ
タ電極の上層部となる多結晶シリコン層２６を厚さ１５
０ｎｍの厚さに堆積し、砒素イオンを７０ｋｅＶの加速
エネルギー，５×１０15〜２×１０16ｃｍ-2のドーズ量
でイオン注入してパターニングし、９００〜９５０℃の
熱処理により不純物をＰ型真性ベース拡散層１２中に拡
散してＮ型エミッタ拡散層１６を形成する。
の方法でＰ型単結晶シリコン基板１中に選択的にＮ型埋
込拡散層２及びＰ型埋込拡散層３を形成し、Ｎ型埋込拡
散層２及びＰ型埋込拡散層３を含むＰ型単結晶シリコン
基板１の表面にＮ型エピタキシャル層４を成長させる。
次に、Ｎ型エピタキシャル層４の主表面よりＰ型埋込拡
散層３に達する素子間絶縁分離用のＰ型拡散層５を選択
的に形成し、素子間をＮ型エピタキシャル層４の表面で
絶縁分離する二酸化シリコン層（フィールド酸化膜）６
を選択酸化法を用いて形成し、第１の素子形成領域７及
び第２の素子形成領域８を区画する。次に第１及び第２
の素子形成領域７，８のＮ型エピタキシャル層４の表面
に二酸化シリコン層９を設け、第１の素子形成領域７の
二酸化シリコン層９を選択的に開孔して燐を添加した多
結晶シリコン層１０を選択的に堆積し、熱処理によりＮ
型エピタキシャル層４の表面に不純物を拡散してＮ型コ
レクタ拡散層１１を形成する。次に、第２の素子形成領
域８のＮ型エピタキシャル層４の表面にホウ素イオンを
イオン注入してＰ型真性ベース拡散層１２及びＰ型ベー
ス取り出し拡散層１３を隣接して形成する。次に、多結
晶シリコン層１０を含む表面にＣＶＤ法による二酸化シ
リコン層１４を堆積し、Ｐ型真性ベース拡散層１２上の
二酸化シリコン層１４に選択的に開孔部を形成する。次
に、開孔部を含む表面にエミッタ電極の下層部となる多
結晶シリコン層２５を従来例より膜厚の薄い１５０ｎｍ
の厚さに堆積して砒素イオンを７０ｋｅＶの加速エネル
ギー，４×１０15〜１．５×１０16ｃｍ-2のドーズ量で
イオン注入し、更に多結晶シリコン層２５上に、エミッ
タ電極の上層部となる多結晶シリコン層２６を厚さ１５
０ｎｍの厚さに堆積し、砒素イオンを７０ｋｅＶの加速
エネルギー，５×１０15〜２×１０16ｃｍ-2のドーズ量
でイオン注入してパターニングし、９００〜９５０℃の
熱処理により不純物をＰ型真性ベース拡散層１２中に拡
散してＮ型エミッタ拡散層１６を形成する。
【００１７】この実施例では、バイポーラトランジスタ
の特性は下層となる多結晶シリコン層２５の膜厚及びそ
れに導入される砒素の量により決定され、又、上層とな
る多結晶シリコン層２６はエミッタ抵抗の低減及び後工
程でのコンタクト用開孔部形成時に下層の多結晶シリコ
ン層２５がエッチング除去されない範囲で且つ最小限の
膜厚に設定する。尚、上層となる多結晶シリコン層２６
の不純物濃度はＮ型エミッタ拡散層１６を形成する為の
熱処理後下層の多結晶シリコン層２５の不純物濃度より
高濃度となれば良く、必要に応じてそれに導入する砒素
のドーズ量を低減することは可能である。
の特性は下層となる多結晶シリコン層２５の膜厚及びそ
れに導入される砒素の量により決定され、又、上層とな
る多結晶シリコン層２６はエミッタ抵抗の低減及び後工
程でのコンタクト用開孔部形成時に下層の多結晶シリコ
ン層２５がエッチング除去されない範囲で且つ最小限の
膜厚に設定する。尚、上層となる多結晶シリコン層２６
の不純物濃度はＮ型エミッタ拡散層１６を形成する為の
熱処理後下層の多結晶シリコン層２５の不純物濃度より
高濃度となれば良く、必要に応じてそれに導入する砒素
のドーズ量を低減することは可能である。
【００１８】上述の様に、本発明ではエミッタ電極を不
純物濃度の異なる多結晶シリコン層２５，２６の２層構
造とすることにより、微細な寸法のエミッタコンタクト
孔でも特性の安定したバイポーラトランジスタが形成で
きると同時に多結晶シリコン層２５，２６の合計膜厚を
厚くし得ることにより層間絶縁膜にコンタクト用の開孔
部を形成する際のエッチングの余裕度を改善することが
できる。
純物濃度の異なる多結晶シリコン層２５，２６の２層構
造とすることにより、微細な寸法のエミッタコンタクト
孔でも特性の安定したバイポーラトランジスタが形成で
きると同時に多結晶シリコン層２５，２６の合計膜厚を
厚くし得ることにより層間絶縁膜にコンタクト用の開孔
部を形成する際のエッチングの余裕度を改善することが
できる。
【００１９】
【００２０】
【発明の効果】以上説明したように本発明は、エミッタ
電極を不純物濃度の異なる多結晶シリコン層を積層した
２層構造とすることにより、エミッタ拡散層の不純物濃
度を制御して微細な寸法のエミッタコンタクト孔を有す
るバイポーラトランジスタの特性のばらつきを低減させ
ると共に、配線層との接続を行なう選択開孔形成の製造
条件に対する余裕度を拡大し、且つエミッタ抵抗を低減
することができるという効果を有する。又、エミッタ電
極上の層間絶縁膜の平坦性も改善することができるとい
う効果を有する。
電極を不純物濃度の異なる多結晶シリコン層を積層した
２層構造とすることにより、エミッタ拡散層の不純物濃
度を制御して微細な寸法のエミッタコンタクト孔を有す
るバイポーラトランジスタの特性のばらつきを低減させ
ると共に、配線層との接続を行なう選択開孔形成の製造
条件に対する余裕度を拡大し、且つエミッタ抵抗を低減
することができるという効果を有する。又、エミッタ電
極上の層間絶縁膜の平坦性も改善することができるとい
う効果を有する。
【図１】本発明の一実施例を示す半導体チップの断面
図。
図。
【図２】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
【図３】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの断面図。
工程順に示した半導体チップの断面図。
１ Ｐ型単結晶シリコン基板 ２ Ｎ型埋込拡散層 ３ Ｐ型埋込拡散層 ４ Ｎ型エピタキシャル層 ５ Ｐ型拡散層 ６，９，１４ 二酸化シリコン層 ７，８ 素子形成領域 １０，１５，２５，２６ 多結晶シリコン層 １１ Ｎ型コレクタ拡散層 １２ Ｐ型真性ベース拡散層 １３ Ｐ型ベース取り出し拡散層 １６ Ｎ型エミッタ拡散層 １７ 層間絶縁膜 １８，１９，２０ 開孔部 ２１ 配線層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 29/73
Claims (1)
- 【請求項１】 一導電型半導体基板の一主面に設けた逆
導電型の埋込拡散層と、前記埋込拡散層を含む表面に設
けた逆導電型のエピタキシャル層と、前記埋込拡散層の
周囲の前記エピタキシャル層に設けて素子形成領域を分
離する一導電型の素子分離層と、前記エピタキシャル層
の表面に設けて前記素子形成領域の表面を区画し第１及
び第２の素子形成領域を形成するフィールド酸化膜と、
前記第１の素子形成領域に設けて前記埋込拡散層に接続
する逆導電型のコレクタ拡散層と、前記第２の素子形成
領域の表面に設けた一導電型の真性ベース拡散層と、前
記真性ベース拡散層上を含む表面に設けた層間絶縁膜
と、前記層間絶縁膜に設けた開孔部の前記真性ベース拡
散層の表面に設けた逆導電型のエミッタ拡散層と、前記
開孔部のエミッタ拡散層に接続して設けた逆導電型不純
物を含有する下層の多結晶シリコン層及び前記下層の多
結晶シリコン層上に積層して前記下層の多結晶シリコン
層より高濃度の逆導電型不純物を含有する上層の多結晶
シリコン層からなる２層構造のエミッタ電極とを具備す
ることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18849991A JP3173048B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体装置 |
| US07/920,922 US5324984A (en) | 1991-07-29 | 1992-07-28 | Semiconductor device with improved electrode structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18849991A JP3173048B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536702A JPH0536702A (ja) | 1993-02-12 |
| JP3173048B2 true JP3173048B2 (ja) | 2001-06-04 |
Family
ID=16224799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18849991A Expired - Fee Related JP3173048B2 (ja) | 1991-07-29 | 1991-07-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5324984A (ja) |
| JP (1) | JP3173048B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MX9603136A (es) * | 1995-08-30 | 1997-03-29 | Carrier Corp | Sistema de aire acondicionado con serpentin subenfriador y serie de dispositivos de expansion. |
| DE19917155C1 (de) * | 1999-04-16 | 2000-06-21 | Bosch Gmbh Robert | Schutzvorrichtung gegen elektrostatische Entladungen |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4795722A (en) * | 1987-02-05 | 1989-01-03 | Texas Instruments Incorporated | Method for planarization of a semiconductor device prior to metallization |
-
1991
- 1991-07-29 JP JP18849991A patent/JP3173048B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-28 US US07/920,922 patent/US5324984A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0536702A (ja) | 1993-02-12 |
| US5324984A (en) | 1994-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010227 |
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