JPS6386467A - 半導体装置 - Google Patents

半導体装置

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JPS6386467A
JPS6386467A JP61229714A JP22971486A JPS6386467A JP S6386467 A JPS6386467 A JP S6386467A JP 61229714 A JP61229714 A JP 61229714A JP 22971486 A JP22971486 A JP 22971486A JP S6386467 A JPS6386467 A JP S6386467A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＭＯ８型半導体装置に係り、特にその素子分離
構造に関する。
（従来の技術） 従来のＭＯ，Ｓ型半導体装置の一例としてＣＮ１０Ｓ型
半導体装置を第４図に示す。例えば一部表面にＮ型ウェ
ル領域２が形成されているＰ型半導体基板１にそれぞれ
Ｐ型半導体基板１表面にはＮチャネルＭＯＳＦＥＴ　３
が、Ｎ型ウェル領域２表面にはＰチャネルＭＯＳＦＥＴ
　４が形成されている。ＮチャネルＭＯＳＦＥＴ　３は
Ｎ型不純物が拡散されたソース・ドレイン領域８とこの
ソース・ドレイン間の基板１表面上に形成されたゲート
電極９とから成っており、またＰチャネルＭＯＳＦＥＴ
　４はウェル領域２の表面近くに形成され、Ｐ型不純物
が拡赦されたソースドレイン領域１０とこのソース・ド
レイン間のウェル領域２の表面上に形成されたゲート電
極１１とから成っている。Ｎ型ウェル領域２にはウェル
電位を固定するための拡散領域５が設けられ、ウェル領
域２と半導体基板１との表面付近の境界には、ウェル領
域２と拡散領域８とを分離するウェル分離領域６がＭＯ
ＳＦＥＴ３．４及び拡散領域５の各々の間には、素子分
離領域７が設けられている。
このようなＣＭ　ＯＳ型半導体装置はラッチアップや素
子間の導通等の異常な電荷の動作を防止するためにウェ
ル分離領域６及び素子分離領域７は充分に大きく形成す
る必要がある。しかし、集積化微細化が望まれる装置で
はウェル分離領域６及び素子分離領域７を大きく形成す
ることができないという問題がある。
（発明が解決しようとする問題点） 一般にＭＯ８半導体装置では電界の異常動作を防止する
ために素子分離領域及びウェル分離領域を大きく形成す
ることが望まれるが、従来のＭＯ８半導体装置では、Ｍ
ｏＳ型トランジスタ素子が形成される領域以外の素子分
離領域やウェル分離領域を充分大きく形成すると、半導
体装置の平面の面積が大きくなり微細化に適したＭ　Ｏ
Ｓ半導体装置を形成することが困難である。
本発明ではウェル領域、素子領域を充分に分離させ、か
つ、微細化に適したＭＯ８型半導体装誼装置供すること
を目的とする。
〔発明の構成〕
（問題点を解決するための手段） 本発明の半導体装置はＭＯＳＦＥＴのソース・ドレイン
領域及びウェル領域が表面に形成された半導体基板に部
分的にソース・ドレイン領域及びウェル領域よりも深く
段差が形成されており、この段差の下段面と上段面上と
にはそれぞれＭＯ８型トランジスタが形成されており、
段差側壁には絶縁領域が形成されていることを特徴とす
る。
（作用） 本発明のように、表面にウェル領域及びＭＯＳＦＥＴの
ソース・ドレイン領域が形成された半導体基板にウェル
領域及びＭＯＳＦＥＴのソースドレイン領域より深い段
差を設け、半導体基板の上段部表面と下段部表面上とに
それぞれＭＯＳＦＥＴを形成し、段部側面に絶縁領域を
設けたことにより、従来、表面上に広く設けられていた
ウェル分離領域素子分離領域等が基板の厚さ方向に延び
る領域に設けられ、完全にウェル領域、拡散領域、各領
域を分離する。
（実施例） 本発明のＣＭＯ８半導体装置に適用した一実施例を第１
図を用いて説明する。
Ｎ型半導体基板２１表面にＰ型ウェル領域２２を形成し
た後（第１図ａ図示）、四部２３を形成するためのレジ
ストパターンを形成し、これをマスクとしてＲＩＥ法に
よりウェル領域２２より深く異方性エツチングを行ない
凹部２３を形成する（第１ｆＷｂ図示）。凹部２３の底
面及び一部側面は半導体基板２１が露出している。
この半導体基板の凹部を形成するための他の方法として
高濃度のＮ型半導体基板の凹部を形成しょうとする領域
上に酸化膜を形成した後、この高濃度Ｎ型半導体基板上
に選択的にエピタキシャル成長させてＰ型領域を形成す
る。酸化膜上にはエピタキシャル成長はしないので凹部
を形成する領域以外の領域にＰ型領域が形成される。こ
のエピタキシャル成長ではＮ型基板表面上に直接Ｐ型領
域は成長せず、多少基板よりは濃度の低いＮ型領域が成
長した上にＰ型領域が形成される。次に酸化膜を除去す
ると第１図すに示すようなＮ型領域上に形成されたＰ型
領域より深い四部を有する半導体基板が得られ、これを
用いてもよい。
次に四部２３を含む半導体基板２１及びウェル領域２２
表面に８ｉ０．のような酸化膜２４を堆積させ（第１１
ＷＣ図示）、再びＲＩｈｉ法により凹部２３側壁の酸化
膜２５を残こしてエツチング除去する（第１図ｄ図示）
。次にＰ型ウェル領域２２表面にＮチャネル型ＭＯＳＦ
ＥＴのゲート電極２６とソース・ドレイン領域となるＮ
型拡散層２７とを形成する。一方、四部２３の底部のＮ
型半導体基板２１表面にＰチャネル型ＭＯ８ＦＢＴのゲ
ート電極２８と、ソース・ドレイン領域となるＰ型拡散
層２９とを形成する。このようにして第１図ｅに示すよ
うなウェル領域２２の表面に形成されたＮチャネル型Ｍ
ＯＳＦＥＴ　３０と、ウェル領域２２より深く形成され
た凹部２３の底面に露出した半導体基板２１の表面上に
形成されたＰチャネル型ＭＯＳＦＥＴ　３１と、これら
Ｎチャネル型ＭＯＳＦＥＴ３０とＰチャネル型ＭＯＳＦ
ＥＴ　３１との間の凹部側壁にウェル領域２２と拡散領
域２９とを分離する酸化膜Ｉｖ２５とからなるＣＭＯ８
型半導体装置が得られる。
このような、ＣＭＯ８型半導体装置は、従来、ウェル領
域と拡散領域とを分離する領域が表面の拡がる方向に形
成されていたのに対して、半導体基板に設けられた凹部
の側面すなわち基板表面と垂直に拡がる方向に形成され
ているので、表面積を大きくとることなく、ウェル領域
と拡散領域とを十分に分離することができる。また凹部
側面に設けた絶縁体は、凹部底面上に形成するＭＯＳＦ
ＥＴのソース・ドレイン領域を形成するマスクとじて働
くので、このソース・ドレイン領域を自己整合的に決め
ることができ、ＰＥＰ（写真食刻工程）等により形成し
たソース・ドレイン領域と比ベマスク合わせによる位置
すれかなく加工精度が向上し、微細化に適する。
次に他の実施例を第２図及び第３図に示す。第２図に示
した実施例は半導体基板４１に３段にわたって段差が形
成されており、その最上段部となる半導体基板４１上に
ウェル領域４２が形成され、その表面にゲート電極４３
、ソース・ドレイン領域４４からなるＭＯＳＦＥＴ　４
５が形成されている。
中段部はウェル領域４２より深く半導体基板４１中に設
けられ、ＭＯＳＦＥＴ　４６のソース・ドレイン領域と
なる拡散層４７が中段部表面に設けられている。上段部
と中段部との境の段部側壁５２には８ｉ０．からなる絶
縁層４８が設けられ、ウェル領域４２と拡散層４７とを
分離している。中段部と下段部との壇の段部側壁５３に
は８ｉ０．４９を介してＭＯＳＦＥＴ　４６のゲート電
極５ｏが形成され、このゲート電極５０と、下段部表面
に設けられたソースまたはドレイン領域となる拡散層５
１及び中段部表面の拡散層４７とで、側壁５３を活性領
域とするＭＯＳＦＥＴ　４６が形成されている。
第３図に示した実施例はウェル領域６２が表面に形成さ
れた半導体基板６１に４段にわたって段差が設けられて
いる。ウェル領域６２には２段わへ たって段差が形成されており、上段と下段のそれぞれ表
面にＭＯＳＦＥＴ　６３のソース・ドレイン領域６４が
形成され、上段と下段の間の段部側壁７１にＭＯＳＦＥ
Ｔ　６３のゲート酸化膜を介してゲート電極６５が形成
されている。また、ウェル領域６２より深い半導体基板
６１中には２段にわたる段差が形成されており、この段
部の上段及び下段の表面にはＭ０８Ｆ’ＥＴ’　６６の
ソース・ドレイン領域となる拡散層６７が形成され、上
段と下段との間の段部側壁７２にＳｉｎ、６８を介して
ＭＯＳＦＥＴ６６のゲート７４極６９が形成されている
。ウェル領域６２に形成されたＭＯ８Ｆ’ＥＴ　６２と
半導体基板６１に形成されたＭＯＳＦＥＴ　６６との境
の段差側壁７３にはＳ１０．からなる絶縁？ｉ７０が形
成されている。
このように第３図の実施例は、段差側壁に活性領域をも
つＭＯＳＦＥＴが、それぞれ半導体基板とウェル領域と
に設けられ、その境界の段差側壁に絶縁層が形成された
構造の半導体装置である。
第３図及び第４図に示した様な実施例ではウェル領域と
拡散領域とを分離する領域を半導体基板の段差側壁に設
けたうえにＭＯＳＦＥＴのゲーｈ　’ｃｔｔ極を段差側
壁に設けているので更に微細化が可能である。
本実施例では、段差側壁にＳｉｎ、を形成してウェル領
域と拡散領域を分離しているが、Ｓｉｎ、に限定される
ことはなく絶縁性のあるものであれば５ｉｎｔ以外のも
のでもよい。また半導体基板はＮ型に限られることはな
い。さらに、本実施例はＣＭＯ８型半導体装置で述べて
いるが０ＭＯ８型に限定されないことは言うまでもない
。
〔発明の効果〕
本発明によれば半導体基板の表面積を大きくしないで、
ラッチアップ等の電界の異常動作を防止するためのウェ
ル分定領域を大きく形成することができるので、信頼性
が高く微細化に適したＣＭＯ８型半導体装置が得られる
。
【図面の簡単な説明】
第１図は本発明の一実施例、第２図及び第３図は本発明
の他の実施例、第４図は従来技術の例を示す０ ２１・・・半導体基板　　　２２・・・ウェル領域２５
・・・凹部側壁絶縁層　２６．２８・・・ゲート電極２
７．２９・・・拡散１ｆｊ　　　　３０．３１・・・Ｍ
ＯＳＦＥＴ０代理人　弁理士　則　近　憲　佑 同　　　　　　　大　　胡　　典　　夫（ｄ） 第１図

Claims (2)

    【特許請求の範囲】
  1. （１）第１表面部とこの第１表面部に隣接する第２表面
    部とからなる半導体基板と、前記第１表面部上にソース
    ・ドレイン領域となる拡散領域を有するＭＯＳＦＥＴと
    、前記第２表面部上にソース・ドレイン領域となる拡散
    領域を有する ＭＯＳＦＥＴと、前記第１表面部と前記第２表面部との
    境界に前記第１表面部上の拡散領域よりも深く設けられ
    た段差と、この段差の側壁に設けられた絶縁領域とから
    なることを特徴とする半導体装置。
  2. （２）第１表面部とこの第１表面部に隣接する第２表面
    部とからなる一導電型半導体基板と、前記第１表面部に
    設けられた他導電型のウェル領域と、このウェル領域表
    面に設けられた一導電型ＭＯＳＦＥＴと、前記第２表面
    部に設けられた他導電型ＭＯＳＦＥＴと、前記第１表面
    部と前記第２表面部との境界に前記半導体基板表面から
    みて第２表面部が第１表面部に比べて前記ウェル領域よ
    り深く形成された段差と、この段差の側壁に設けられた
    絶縁領域とからなる半導体装置。
JP61229714A 1986-09-30 1986-09-30 半導体装置 Granted JPS6386467A (ja)

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JPH0330307B2 JPH0330307B2 (ja) 1991-04-26

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100511930B1 (ko) * 1998-12-16 2005-10-26 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2007294857A (ja) * 2006-03-28 2007-11-08 Elpida Memory Inc 半導体装置及びその製造方法

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Publication number Priority date Publication date Assignee Title
JPS56133844A (en) * 1980-03-22 1981-10-20 Toshiba Corp Semiconductor device
JPS5730342A (en) * 1980-07-30 1982-02-18 Toshiba Corp Manufacture of semiconductor device

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