JP2987850B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- 239000004065 semiconductor Substances 0.000 title claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 15
- 239000010410 layer Substances 0.000 description 49
- 229910052581 Si3N4 Inorganic materials 0.000 description 21
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- -1 boron ions Chemical class 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001947 vapour-phase growth Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000000927 vapour-phase epitaxy Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路に関し、特に、ダイナミッ
クRAM素子を有する半導体集積回路に関する。
クRAM素子を有する半導体集積回路に関する。
半導体集積回路の高集積化の一方法として溝型容量部
を有するダイナミックRAMセルが実現されている。
を有するダイナミックRAMセルが実現されている。
第２図（ａ）〜（ｆ）は従来の半導体集積回路の製造
方法を説明するための工程順に示した半導体チップの断
面図である。
方法を説明するための工程順に示した半導体チップの断
面図である。
第２図（ａ）に示すように、Ｐ型シリコン基板１の表
面にLOCOS法により、フィールド酸化膜20を形成する。
この時あらかじめ、フィールド酸化膜20の直下には、チ
ャネルストッパ21として、ホウ素をイオン注入してお
く。さらに、犠牲酸化膜として熱酸化膜２を形成後、窒
化シリコン膜３を気相成長法により形成し、選択的に除
去したのち、ホトレジスト膜４を形成してパターンニン
グする。
面にLOCOS法により、フィールド酸化膜20を形成する。
この時あらかじめ、フィールド酸化膜20の直下には、チ
ャネルストッパ21として、ホウ素をイオン注入してお
く。さらに、犠牲酸化膜として熱酸化膜２を形成後、窒
化シリコン膜３を気相成長法により形成し、選択的に除
去したのち、ホトレジスト膜４を形成してパターンニン
グする。
次に、第２図（ｂ）に示すように、このホトレジスト
膜４をマスクして、リアクチブイオンエッチング（以下
RIEと記す）により、シリコン基板１を表面から深さ方
向にエッチングし、溝５を形成する。さらに、ホトレジ
スト膜４をマスクにしてホウ素イオンをイオン注入し、
溝５内部の表面にHiC構造を形成し、その後、ホトレジ
スト膜４をプラズマ剥離によって除去し、ヒ素イオンを
選択的にイオン注入し、Ｎ型拡散層７を形成する。
膜４をマスクして、リアクチブイオンエッチング（以下
RIEと記す）により、シリコン基板１を表面から深さ方
向にエッチングし、溝５を形成する。さらに、ホトレジ
スト膜４をマスクにしてホウ素イオンをイオン注入し、
溝５内部の表面にHiC構造を形成し、その後、ホトレジ
スト膜４をプラズマ剥離によって除去し、ヒ素イオンを
選択的にイオン注入し、Ｎ型拡散層７を形成する。
次に、第２図（ｃ）に示すように、溝５内に、４〜6n
mの厚さの酸化シリコン膜８、10〜20nmの厚さの窒化シ
リコン膜９を形成する。窒化シリコン膜９は、絶縁耐圧
を向上させるために、980℃のスチーム雰囲気中での酸
化を10分〜20分行う。このようにしてできた平板コンデ
ンサーの誘電体層（酸化シリコン膜８と窒化シリコン膜
９の２重層）上に、気相成長法及び、エッチバックを繰
り返すことにより、多結晶シリコン層10を形成すること
ができる。この時、多結晶シリコン層10の抵抗率を低下
させるために、リン等のＮ型の不純物を拡散させる事が
必要である。次に、多結晶シリコン層10の上にホトレジ
スト膜11を塗布してパターンニングする。
mの厚さの酸化シリコン膜８、10〜20nmの厚さの窒化シ
リコン膜９を形成する。窒化シリコン膜９は、絶縁耐圧
を向上させるために、980℃のスチーム雰囲気中での酸
化を10分〜20分行う。このようにしてできた平板コンデ
ンサーの誘電体層（酸化シリコン膜８と窒化シリコン膜
９の２重層）上に、気相成長法及び、エッチバックを繰
り返すことにより、多結晶シリコン層10を形成すること
ができる。この時、多結晶シリコン層10の抵抗率を低下
させるために、リン等のＮ型の不純物を拡散させる事が
必要である。次に、多結晶シリコン層10の上にホトレジ
スト膜11を塗布してパターンニングする。
次に、第２図（ｄ）に示すように、ホトレジスト膜４
をマスクとして多結晶シリコン層10をプラズマエッチン
グし、ホトレジスト膜４を除去した後、酸化により多結
晶シリコン層10の表面に絶縁層12を形成する。その後、
絶縁層12をマスクとして、トランジスターのしきい電圧
制御用のホウ素のイオン注入を行い、P+型領域13を形成
する。
をマスクとして多結晶シリコン層10をプラズマエッチン
グし、ホトレジスト膜４を除去した後、酸化により多結
晶シリコン層10の表面に絶縁層12を形成する。その後、
絶縁層12をマスクとして、トランジスターのしきい電圧
制御用のホウ素のイオン注入を行い、P+型領域13を形成
する。
次に、第２図（ｅ）に示すように、絶縁膜12をマスク
として窒化シリコン膜９及び、酸化シリコン膜８を除去
した後、ゲート酸化膜14を形成し、さらに、トランジス
ターのゲート電極としての多結晶シリコン層15を堆積
し、リン拡散後、パターニングを行う。次に、多結晶シ
リコン層15の表面を酸化することにより絶縁膜16を形成
し、多結晶シリコン層15をマスクとしてシリコン基板１
にＮ型拡散層17を形成する。
として窒化シリコン膜９及び、酸化シリコン膜８を除去
した後、ゲート酸化膜14を形成し、さらに、トランジス
ターのゲート電極としての多結晶シリコン層15を堆積
し、リン拡散後、パターニングを行う。次に、多結晶シ
リコン層15の表面を酸化することにより絶縁膜16を形成
し、多結晶シリコン層15をマスクとしてシリコン基板１
にＮ型拡散層17を形成する。
次に、第２図（ｆ）に示すように、全面にPSG膜，窒
化シリコン膜等を、気相成長法で堆積して層間絶縁膜18
を形成する。次に、Ｎ型拡散層17上の層間絶縁膜18にコ
ンタクトホールを設け、アルミニウム層をパターンニン
グして設けた配線19とオーミック接触をとることによ
り、メモリーセルができる。
化シリコン膜等を、気相成長法で堆積して層間絶縁膜18
を形成する。次に、Ｎ型拡散層17上の層間絶縁膜18にコ
ンタクトホールを設け、アルミニウム層をパターンニン
グして設けた配線19とオーミック接触をとることによ
り、メモリーセルができる。
上述した従来の半導体集積回路は、溝型容量部が、プ
レーナー型にくらべると、単位表面積当りの静電容量を
大きく取れるという利点はあるが、その反面、シリコン
基板１の表面から５〜７μｍ程の深さの溝を形成しなけ
ればならない為に、溝下部の形状が急峻になり、十分な
洗浄が行なわれない為、前記溝の底部に形成する誘電体
層の絶縁耐圧が低くなるという問題点があった。
レーナー型にくらべると、単位表面積当りの静電容量を
大きく取れるという利点はあるが、その反面、シリコン
基板１の表面から５〜７μｍ程の深さの溝を形成しなけ
ればならない為に、溝下部の形状が急峻になり、十分な
洗浄が行なわれない為、前記溝の底部に形成する誘電体
層の絶縁耐圧が低くなるという問題点があった。
又、溝側面に形成していたHiC構造も溝半径が深さ方
向に対して、小さいために、イオン注入角度を大きく取
ることができず、均一にかつ、効率的に形成することが
困難であった。このため、前記溝の底部に形成する誘電
体層の絶縁耐圧が低くなるという問題があった。
向に対して、小さいために、イオン注入角度を大きく取
ることができず、均一にかつ、効率的に形成することが
困難であった。このため、前記溝の底部に形成する誘電
体層の絶縁耐圧が低くなるという問題があった。
さらに、横方向に形成しているフィールド酸化膜が高
集積化を妨げる要因となっているという問題点があっ
た。
集積化を妨げる要因となっているという問題点があっ
た。
本発明の半導体集積回路は、一導電型半導体基板の一
主面に設けた第１の溝と、前記第１の溝の側面と底面の
全面及び該側面に連なる外側上端表面の一部に設けた誘
電体層と、前記第１の溝の内部を充填して設けた多結晶
シリコン層と、前記第１の溝の内側に前記第１の溝の幅
より狭く且つ前記第１の溝より深く設けて前記多結晶シ
リコン層を分割する第２の溝と、前記第２の溝の内部を
充填して前記分割された多結晶シリコン層を互に絶縁す
ると共にその表面を覆う絶縁膜と、前記第１の溝の上端
角部の前記半導体基板に外側上端表面の前記誘電体層を
包含する形に設けた逆導電型の拡散層と、前記拡散層を
含んで前記半導体基板の表面に設けた能動素子とを有す
る。
主面に設けた第１の溝と、前記第１の溝の側面と底面の
全面及び該側面に連なる外側上端表面の一部に設けた誘
電体層と、前記第１の溝の内部を充填して設けた多結晶
シリコン層と、前記第１の溝の内側に前記第１の溝の幅
より狭く且つ前記第１の溝より深く設けて前記多結晶シ
リコン層を分割する第２の溝と、前記第２の溝の内部を
充填して前記分割された多結晶シリコン層を互に絶縁す
ると共にその表面を覆う絶縁膜と、前記第１の溝の上端
角部の前記半導体基板に外側上端表面の前記誘電体層を
包含する形に設けた逆導電型の拡散層と、前記拡散層を
含んで前記半導体基板の表面に設けた能動素子とを有す
る。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図である。
ための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、Ｐ型のシリコン基
板１の表面を熱酸化して厚さ40〜50nmの熱酸化膜２を形
成し、熱酸化膜２の上に気相成長法で窒化シリコン膜３
を堆積する。次に、窒化シリコン膜３をホトリソグラフ
ィー技術により選択的にエッチングして第１の開孔部を
形成し、第１の開孔部を含む表面にホトレジスト膜４を
塗布してパターニングし、第１の開孔部の内側に第２の
開孔部を設ける。次に、ホトレジスト膜４をマスクとし
てリアクティブイオンエッチング（以下RIEと記す）に
より熱酸化膜２及びシリコン基板１を順次エッチングし
て溝５を形成する。
板１の表面を熱酸化して厚さ40〜50nmの熱酸化膜２を形
成し、熱酸化膜２の上に気相成長法で窒化シリコン膜３
を堆積する。次に、窒化シリコン膜３をホトリソグラフ
ィー技術により選択的にエッチングして第１の開孔部を
形成し、第１の開孔部を含む表面にホトレジスト膜４を
塗布してパターニングし、第１の開孔部の内側に第２の
開孔部を設ける。次に、ホトレジスト膜４をマスクとし
てリアクティブイオンエッチング（以下RIEと記す）に
より熱酸化膜２及びシリコン基板１を順次エッチングし
て溝５を形成する。
次に、第１図（ｂ）に示すように、ホトレジスト膜４
をマスクとしてホウ素イオン及びヒ素イオンを順次イオ
ン注入して静電容量を増大させるためのHiC構造部６を
形成する。次に、ホトレジスト膜４をプラズマ剥離によ
り除去した後、窒化シリコン膜３をマスクとしてシリコ
ン基板の表面にＮ型不純物をイオン注入し、第１のＮ型
拡散層７を形成してソース・ドレイン領域を設ける。次
に、溝５の内部表面を酸化して４〜6nmの厚さの酸化シ
リコン膜８を形成し、溝５を含む表面に10〜20nmの厚さ
の窒化シリコン膜９を堆積する。次に、窒化シリコン膜
９の絶縁耐圧を向上させるために980℃のスーチム雰囲
気中で10〜20分間の酸化処理を行い、酸化シリコン膜８
及び窒化シリコン膜９の積層からなるコンデンサの誘電
体層を形成する。次に、気相成長法により溝５を含む表
面に多結晶シリコン層10を堆積し、抵抗率を低下させる
ためにリンを拡散する。
をマスクとしてホウ素イオン及びヒ素イオンを順次イオ
ン注入して静電容量を増大させるためのHiC構造部６を
形成する。次に、ホトレジスト膜４をプラズマ剥離によ
り除去した後、窒化シリコン膜３をマスクとしてシリコ
ン基板の表面にＮ型不純物をイオン注入し、第１のＮ型
拡散層７を形成してソース・ドレイン領域を設ける。次
に、溝５の内部表面を酸化して４〜6nmの厚さの酸化シ
リコン膜８を形成し、溝５を含む表面に10〜20nmの厚さ
の窒化シリコン膜９を堆積する。次に、窒化シリコン膜
９の絶縁耐圧を向上させるために980℃のスーチム雰囲
気中で10〜20分間の酸化処理を行い、酸化シリコン膜８
及び窒化シリコン膜９の積層からなるコンデンサの誘電
体層を形成する。次に、気相成長法により溝５を含む表
面に多結晶シリコン層10を堆積し、抵抗率を低下させる
ためにリンを拡散する。
次に、第１図（ｃ）に示すように、スピンオン法によ
り酸素を含まない有機シリコン剤を塗布して不活性雰囲
気中で熱処理し、埋込み多結晶シリコン層11を形成す
る。次に、エッチング法により多結晶シリコン層10及び
埋込み多結晶シリコン層11の表面をエッチングして平面
を平坦化する。
り酸素を含まない有機シリコン剤を塗布して不活性雰囲
気中で熱処理し、埋込み多結晶シリコン層11を形成す
る。次に、エッチング法により多結晶シリコン層10及び
埋込み多結晶シリコン層11の表面をエッチングして平面
を平坦化する。
次に、第１図（ｄ）に示すように溝５以外の窒化シリ
コン膜３上の多結晶シリコン層10及び窒化シリコン膜９
を選択的に順次エッチングして除去する。次に、溝５の
中央部の多結晶シリコン層11,10及び溝５の底部の窒化
シリコン膜９と酸化シリコン膜８を順次RIE法でエッチ
ングし、HiC構造部６よりも深い溝22を形成して多結晶
シリコン層10を分割する。次に、気相成長法により溝22
を含む表面に酸化シリコン膜を堆積してエッチバックす
るか、又は、多結晶シリコン層10及びシリコン基板１を
熱酸化して溝22内を充填することにより絶縁膜12を設
け、溝５の内部に絶縁膜12により分割されたコンデンサ
を形成する。
コン膜３上の多結晶シリコン層10及び窒化シリコン膜９
を選択的に順次エッチングして除去する。次に、溝５の
中央部の多結晶シリコン層11,10及び溝５の底部の窒化
シリコン膜９と酸化シリコン膜８を順次RIE法でエッチ
ングし、HiC構造部６よりも深い溝22を形成して多結晶
シリコン層10を分割する。次に、気相成長法により溝22
を含む表面に酸化シリコン膜を堆積してエッチバックす
るか、又は、多結晶シリコン層10及びシリコン基板１を
熱酸化して溝22内を充填することにより絶縁膜12を設
け、溝５の内部に絶縁膜12により分割されたコンデンサ
を形成する。
次に、第１図（ｅ）に示すように、溝５以外の領域の
酸化膜及び窒化シリコン膜３をバッファード弗酸及び熱
リン酸を用いて選択的に順次エッチングして除去し、ト
ランジスタのしきい電圧制御用のホウ素イオンをイオン
注入してP+型領域13を形成する。次に、熱酸化膜２を除
去し、熱酸化によりシリコン基板１の表面にゲート酸化
膜14を形成する。
酸化膜及び窒化シリコン膜３をバッファード弗酸及び熱
リン酸を用いて選択的に順次エッチングして除去し、ト
ランジスタのしきい電圧制御用のホウ素イオンをイオン
注入してP+型領域13を形成する。次に、熱酸化膜２を除
去し、熱酸化によりシリコン基板１の表面にゲート酸化
膜14を形成する。
次に、第１図（ｆ）に示すように、気相成長法により
全面に多結晶シリコン層15を堆積し、多結晶シリコン層
15中にリンを拡散する。次に、多結晶シリコン層15を選
択的にエッチングしてゲート電極を形成し、多結晶シリ
コン層15の表面を酸化して絶縁膜16を形成する。次に多
結晶シリコン層15からなるゲート電極をマスクとしてＮ
型不純物をイオン注入しＮ型拡散層17を形成する。
全面に多結晶シリコン層15を堆積し、多結晶シリコン層
15中にリンを拡散する。次に、多結晶シリコン層15を選
択的にエッチングしてゲート電極を形成し、多結晶シリ
コン層15の表面を酸化して絶縁膜16を形成する。次に多
結晶シリコン層15からなるゲート電極をマスクとしてＮ
型不純物をイオン注入しＮ型拡散層17を形成する。
次に、第１図（ｇ）に示すように、全面にPSG膜又は
窒化シリコン膜等の層間絶縁膜18を堆積し、選択的にエ
ッチングしてコンタクトホールを形成する。次に、コン
タクトホールを含む表面にアルミニウム層を堆積してパ
ターンニングし、コンタクトホールのＮ型拡散層17とオ
ーミック接触する配線19を設けてメモリセルを構成す
る。
窒化シリコン膜等の層間絶縁膜18を堆積し、選択的にエ
ッチングしてコンタクトホールを形成する。次に、コン
タクトホールを含む表面にアルミニウム層を堆積してパ
ターンニングし、コンタクトホールのＮ型拡散層17とオ
ーミック接触する配線19を設けてメモリセルを構成す
る。
以上説明したように本発明は、１つの溝に対して、２
つの素子を形成しているために、その分、溝の半径を大
きくすることが出来、エッチング後の溝部の洗浄が容易
になると同時に、溝の側面への、イオン注入の均一性、
誘電体層を構成する酸化シリコン膜及び窒化シリコン膜
の膜質均一性が向上する。
つの素子を形成しているために、その分、溝の半径を大
きくすることが出来、エッチング後の溝部の洗浄が容易
になると同時に、溝の側面への、イオン注入の均一性、
誘電体層を構成する酸化シリコン膜及び窒化シリコン膜
の膜質均一性が向上する。
また、フィールド酸化膜に対応する領域は、多結晶シ
リコン膜上に形成されているため、その分の基板表面積
が不用になり、集積度を上げることができるという効果
を有する。
リコン膜上に形成されているため、その分の基板表面積
が不用になり、集積度を上げることができるという効果
を有する。
さらに、従来は、素子間分離用のフィールド酸化膜の
上に、容量部の多結晶シリコン層を作っていたが、本発
明では、絶縁膜の下に、容量部の多結晶シリコン層を形
成しているために、アルファー線の耐性も強くなってい
る。
上に、容量部の多結晶シリコン層を作っていたが、本発
明では、絶縁膜の下に、容量部の多結晶シリコン層を形
成しているために、アルファー線の耐性も強くなってい
る。
第１図（ａ）〜（ｇ）は、本発明の一実施例を説明する
ための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｆ）は、従来の半導体集積回路の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。 １……シリコン基板、２……熱酸化膜、３……窒化シリ
コン膜、４……ホトレジスト膜、５……溝、６……HiC
構造部、７……Ｎ型拡散層、８……酸化シリコン膜、９
……窒化シリコン膜、10……多結晶シリコン層、11……
埋め込み多結晶シリコン層、12……絶縁膜、13……P+型
領域、14……ゲート酸化膜、15……多結晶シリコン層、
16……絶縁膜、17……Ｎ型拡散層、18……層間絶縁膜、
19……配線、20……フィールド酸化膜、21……チャネル
ストッパ、22……溝。
ための工程順に示した半導体チップの断面図、第２図
（ａ）〜（ｆ）は、従来の半導体集積回路の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。 １……シリコン基板、２……熱酸化膜、３……窒化シリ
コン膜、４……ホトレジスト膜、５……溝、６……HiC
構造部、７……Ｎ型拡散層、８……酸化シリコン膜、９
……窒化シリコン膜、10……多結晶シリコン層、11……
埋め込み多結晶シリコン層、12……絶縁膜、13……P+型
領域、14……ゲート酸化膜、15……多結晶シリコン層、
16……絶縁膜、17……Ｎ型拡散層、18……層間絶縁膜、
19……配線、20……フィールド酸化膜、21……チャネル
ストッパ、22……溝。
Claims (1)
- 【請求項１】一導電型半導体基板の一主面に設けた第１
の溝と、前記第１の溝の側面と底面の全面及び該側面に
連なる外側上端表面の一部に設けた誘電体層と、前記第
１の溝の内部を充填して設けた多結晶シリコン層と、前
記第１の溝の内側に前記第１の溝の幅より狭く且つ前記
第１の溝より深く設けて前記多結晶シリコン層を分割す
る第２の溝と、前記第２の溝の内部を充填して前記分割
された多結晶シリコン層を互に絶縁すると共にその表面
を覆う絶縁膜と、前記第１の溝の上端角部の前記半導体
基板に外側上端表面の前記誘電体層を包含する形に設け
た逆導電型の拡散層と、前記拡散層を含んで前記半導体
基板の表面に設けた能動素子とを有することを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212274A JP2987850B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1212274A JP2987850B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376160A JPH0376160A (ja) | 1991-04-02 |
| JP2987850B2 true JP2987850B2 (ja) | 1999-12-06 |
Family
ID=16619885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1212274A Expired - Lifetime JP2987850B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2987850B2 (ja) |
-
1989
- 1989-08-18 JP JP1212274A patent/JP2987850B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0376160A (ja) | 1991-04-02 |
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