JPS61169952A - メモリ1ビツトエラ−修正機能の自動確認方法 - Google Patents
メモリ1ビツトエラ−修正機能の自動確認方法Info
- Publication number
- JPS61169952A JPS61169952A JP60010517A JP1051785A JPS61169952A JP S61169952 A JPS61169952 A JP S61169952A JP 60010517 A JP60010517 A JP 60010517A JP 1051785 A JP1051785 A JP 1051785A JP S61169952 A JPS61169952 A JP S61169952A
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- JP
- Japan
- Prior art keywords
- bit
- circuit
- bit error
- memory device
- memory
- Prior art date
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子計算機などのメモリ回路におけるメモリ
1ビットエラー修正機能を有する装置に対し、自動的に
エラービットを更新してその機能を確認するメモリ1ビ
ットエラー修正機能の自動確認方法に関する。
1ビットエラー修正機能を有する装置に対し、自動的に
エラービットを更新してその機能を確認するメモリ1ビ
ットエラー修正機能の自動確認方法に関する。
電子計算機内における情報の授受は、パラレルなデジタ
ル信号により行われ、かつ一旦メモリに書き込み、それ
を読み出すことで行われる。現在使われている電子計算
機の多くは、4ハイド32ビツトの信号を用いているが
、伝送途中で発生したエラーを補正する目的でメモリ内
にメモリ1ビットエラー修正機能を有している装置では
、その機能に7ビツトを必要とし、合計39ビツトの信
号が用いられる。
ル信号により行われ、かつ一旦メモリに書き込み、それ
を読み出すことで行われる。現在使われている電子計算
機の多くは、4ハイド32ビツトの信号を用いているが
、伝送途中で発生したエラーを補正する目的でメモリ内
にメモリ1ビットエラー修正機能を有している装置では
、その機能に7ビツトを必要とし、合計39ビツトの信
号が用いられる。
このようなメモリ1ビットエラー修正機能を有している
装置は、使用を開始する前に、修正機能の動作を確認す
る必要がある。そのために従来は他の電子計算機を用い
て、この修正機能の回路と同じ動作をするシミュレート
プログラムを作す、1ビットエラーをもつ信号に対して
正常に機能してメモリされるかどうかを確認している。
装置は、使用を開始する前に、修正機能の動作を確認す
る必要がある。そのために従来は他の電子計算機を用い
て、この修正機能の回路と同じ動作をするシミュレート
プログラムを作す、1ビットエラーをもつ信号に対して
正常に機能してメモリされるかどうかを確認している。
このように従来のメモリ1ビットエラー修正機能の確認
は、他の電子計算機によりシミュレートプログラムを作
り行っているが、全データパターンおよび全ビットにわ
たりシミュレートして行うと、その作業に2〜3ケ月と
いう非常に長い期間を要し、実際上実施困難であった。
は、他の電子計算機によりシミュレートプログラムを作
り行っているが、全データパターンおよび全ビットにわ
たりシミュレートして行うと、その作業に2〜3ケ月と
いう非常に長い期間を要し、実際上実施困難であった。
本発明の技術的課題は、従来のメモリ1ビットエラー修
正機能の確認方法におけるこのような問題を解消し、他
の電子計算機を用いることなく自機内にて短時間に修正
機能の確認を行えるようにすることにある。
正機能の確認方法におけるこのような問題を解消し、他
の電子計算機を用いることなく自機内にて短時間に修正
機能の確認を行えるようにすることにある。
この問題貞を解決するために講じた本発明による技術的
手段は、メモリ装置に書込まれる各データビットに対応
してレシーバ、反転回路およびドライバを縦続接続して
備え、各データビットに対応する反転回路を順次選択し
て機能させるカウンタおよびデコーダを有する1ビット
エラー発生更新回路を、全データパターンを順次発生し
て書き込み、読み出しおよび比較を行うプログラムとメ
モリ装置との間に挿入し、各レシーバに対応するビット
の信号を人力すると共に、カウンタに入力する更新信号
によって、反転回路を各データパターンごとに順次選択
することで、エラービットを自動的に更新することによ
り、全ビット、全データパターンに対する修正機能を自
動的に確認する方法を採っている。
手段は、メモリ装置に書込まれる各データビットに対応
してレシーバ、反転回路およびドライバを縦続接続して
備え、各データビットに対応する反転回路を順次選択し
て機能させるカウンタおよびデコーダを有する1ビット
エラー発生更新回路を、全データパターンを順次発生し
て書き込み、読み出しおよび比較を行うプログラムとメ
モリ装置との間に挿入し、各レシーバに対応するビット
の信号を人力すると共に、カウンタに入力する更新信号
によって、反転回路を各データパターンごとに順次選択
することで、エラービットを自動的に更新することによ
り、全ビット、全データパターンに対する修正機能を自
動的に確認する方法を採っている。
この技術的手段によれば、プログラムとメモリ装置との
間に1ビットエラー発生更新回路を挿入することにより
、プログラムで発生したデータパターンの内の1ビツト
が反転してエラーを発生し、1ビットエラーをもつデー
タパターンがメモリ装置に書き込まれる。その後該デー
タパターンがメモリ装置から読み出され、プログラムに
より比較される。メモリ装置内の1ビットエラー修正機
能が正常に動作しておれば、比較した結果が一致する。
間に1ビットエラー発生更新回路を挿入することにより
、プログラムで発生したデータパターンの内の1ビツト
が反転してエラーを発生し、1ビットエラーをもつデー
タパターンがメモリ装置に書き込まれる。その後該デー
タパターンがメモリ装置から読み出され、プログラムに
より比較される。メモリ装置内の1ビットエラー修正機
能が正常に動作しておれば、比較した結果が一致する。
一致しておれば、プログラムにより1ビットエラー発生
更新回路に更新信号が出力され、カウンタおよびデコー
ダによって、反転回路を切り換え、エラーを生じるビッ
トの更新が行なわれる。
更新回路に更新信号が出力され、カウンタおよびデコー
ダによって、反転回路を切り換え、エラーを生じるビッ
トの更新が行なわれる。
この動作を順次繰り返すことにより、全ビットにわたり
エラーチェックが行なわれる。次いで次のデータパター
ンについて同様のチェックを行うことにより、全データ
パターンの全ビットにわたり、メモリ装置内の1ビット
エラー修正機能が自動的に確認される。
エラーチェックが行なわれる。次いで次のデータパター
ンについて同様のチェックを行うことにより、全データ
パターンの全ビットにわたり、メモリ装置内の1ビット
エラー修正機能が自動的に確認される。
次に本発明によるメモリ1ビットエラー修正機能の自動
確認方法が実際上どのように具体化されるかを実施例で
説明する。第1図は本発明によるメモリ1ビア)エラー
修正機能の自動確認方法の概要を説明するブロック図で
ある。この図において、1は1ビットエラー修正機能を
持つ被試験メモリ装置であり、該メモリ装置1が実装さ
れる電子計算機で全データパターンを発生して、メモリ
装置1に書き込み、読み出し、その両者を比較する機能
を提供するソフトウェアであるプログラム2と、メモリ
族W1との間に1ビットエラー発生更新回路3が挿入さ
れている。したがってメモリ装置1と1ビットエラー発
生更新回路3が、ハードウェアを構成することになる。
確認方法が実際上どのように具体化されるかを実施例で
説明する。第1図は本発明によるメモリ1ビア)エラー
修正機能の自動確認方法の概要を説明するブロック図で
ある。この図において、1は1ビットエラー修正機能を
持つ被試験メモリ装置であり、該メモリ装置1が実装さ
れる電子計算機で全データパターンを発生して、メモリ
装置1に書き込み、読み出し、その両者を比較する機能
を提供するソフトウェアであるプログラム2と、メモリ
族W1との間に1ビットエラー発生更新回路3が挿入さ
れている。したがってメモリ装置1と1ビットエラー発
生更新回路3が、ハードウェアを構成することになる。
現在電子計算機の多くが、4バイト32ビツトのデータ
と、1ビットエラー修正機能のための7ビツトの合計3
9ビツトのパラレルなデジタル信号を用いている。いま
プログラム2により、あるデータパターンを発生させ、
1ビットエラー発生更新回路3を経由してメモリ装置1
に書き込まれる。
と、1ビットエラー修正機能のための7ビツトの合計3
9ビツトのパラレルなデジタル信号を用いている。いま
プログラム2により、あるデータパターンを発生させ、
1ビットエラー発生更新回路3を経由してメモリ装置1
に書き込まれる。
1ビットエラー発生更新回路3においては、39ビツト
のデジタル信号の内の1ビー/ )について、そ。
のデジタル信号の内の1ビー/ )について、そ。
のロジックが反転されエラーが発生する。その後書き込
まれた内容が読み出され、プログラム2から出力したデ
ータパターンとプログラム2により比較される。メモリ
装置1における1ビットエラー修正機能が正常に機能し
ておれば、1ビットエラー発生更新回路3で生じさせた
エラーは修正されてメモリ装置に記憶されるため、比較
した結果は一致することになる。この一連の動作が全デ
ータパターンについて行なわれる。この動作が終了する
と、プログラム2から、更新信号4が1ビットエラー発
生更新回路3へ出力して、エラーが生じるビットが更新
され、再度全データパターンについて前記と同様な確認
動作が行なわれる。この動作を39のビット総てにわた
り順次更新して行うことにより、総てのデータパターン
およびビットについてメモリ装置の1ビットエラー修正
機能の確認が行なわれる。
まれた内容が読み出され、プログラム2から出力したデ
ータパターンとプログラム2により比較される。メモリ
装置1における1ビットエラー修正機能が正常に機能し
ておれば、1ビットエラー発生更新回路3で生じさせた
エラーは修正されてメモリ装置に記憶されるため、比較
した結果は一致することになる。この一連の動作が全デ
ータパターンについて行なわれる。この動作が終了する
と、プログラム2から、更新信号4が1ビットエラー発
生更新回路3へ出力して、エラーが生じるビットが更新
され、再度全データパターンについて前記と同様な確認
動作が行なわれる。この動作を39のビット総てにわた
り順次更新して行うことにより、総てのデータパターン
およびビットについてメモリ装置の1ビットエラー修正
機能の確認が行なわれる。
第2図は、1ビットエラー発生更新回路3の具体的な実
施例を示すブロック図である。パラレルデータのビット
数に応じて例えばWoからW2Bまでの39ビツトのデ
ータラインに、おのおのレシーバRO””R311、反
転回路’ro −738およびドライバDo””D31
1が縦続接続され、前記メモリ装置lとの間に挿入され
ている。前記プログラム2から人力する更新信号4は、
カウンタ5およびデコーダ6を組合わせて受信され、該
デコーダ6からの39本の信号線がそれぞれ反転回路T
o〜T38に接続されている。
施例を示すブロック図である。パラレルデータのビット
数に応じて例えばWoからW2Bまでの39ビツトのデ
ータラインに、おのおのレシーバRO””R311、反
転回路’ro −738およびドライバDo””D31
1が縦続接続され、前記メモリ装置lとの間に挿入され
ている。前記プログラム2から人力する更新信号4は、
カウンタ5およびデコーダ6を組合わせて受信され、該
デコーダ6からの39本の信号線がそれぞれ反転回路T
o〜T38に接続されている。
前記プログラム2からの書き込みデータWo〜W38は
、レシーバRO−R311で受信された後、デコーダ6
からの信号で選択された反転回路T。
、レシーバRO−R311で受信された後、デコーダ6
からの信号で選択された反転回路T。
〜T3Bにおいて、39ビツトのデータのうち1ビツト
のみが反転させられ、その他のビットはそのままの状態
でドライバDO””03 Bを経由して、1ビットエラ
ーを生じたデータ信号IW、−IW38としてメモリ装
置lへ出力される。
のみが反転させられ、その他のビットはそのままの状態
でドライバDO””03 Bを経由して、1ビットエラ
ーを生じたデータ信号IW、−IW38としてメモリ装
置lへ出力される。
反転回路To””73Bとしては、たとえばエクスクル
−シブOR(EX−OR)回路の採用が考えられる。E
X −OR回路は、その2つの入力信号の論理値が一致
したとき、その出力信号を論理“0”とし、その他の組
み合わせのときは出力信号を論理“l”とするものであ
る、従ってEX −OR回路の2人力信号の内一方を制
御信号として論理“1”を設定すると、他方の入力信号
が論理“1”のときは2人力信号の論理が一致するため
、EX −OR回路の出力信号は論理“0”となり、ま
た入力信号が論理10″のときは2人力信号が一致しな
いため、出正機能の自動確認方法の概要を説明するプロ
・ツク図、第2図は1ビア)エラー発生更新回路の実施
例を示すブロック図である。
−シブOR(EX−OR)回路の採用が考えられる。E
X −OR回路は、その2つの入力信号の論理値が一致
したとき、その出力信号を論理“0”とし、その他の組
み合わせのときは出力信号を論理“l”とするものであ
る、従ってEX −OR回路の2人力信号の内一方を制
御信号として論理“1”を設定すると、他方の入力信号
が論理“1”のときは2人力信号の論理が一致するため
、EX −OR回路の出力信号は論理“0”となり、ま
た入力信号が論理10″のときは2人力信号が一致しな
いため、出正機能の自動確認方法の概要を説明するプロ
・ツク図、第2図は1ビア)エラー発生更新回路の実施
例を示すブロック図である。
図において、■はメモリ装置、2はプログラム、3は1
ビフト工ラー発生更新回路、4は更新信号、Re〜R3
Bはレシーバ、TO〜T38は反転回路、Do”−Di
eはドライバ、5はカウンタ、6はデコーダをそれぞれ
示す。
ビフト工ラー発生更新回路、4は更新信号、Re〜R3
Bはレシーバ、TO〜T38は反転回路、Do”−Di
eはドライバ、5はカウンタ、6はデコーダをそれぞれ
示す。
Claims (1)
- メモリ装置に書込まれる各データビットに対応してレシ
ーバ、反転回路およびドライバを縦続接続して備え、各
データビットに対応する反転回路を順次選択して機能さ
せるカウンタおよびデコーダを有する1ビットエラー発
生更新回路を、全データパターンを順次発生して書き込
み、読み出しおよび比較を行うプログラムとメモリ装置
との間に挿入し、各レシーバに対応するビットの信号を
入力すると共に、カウンタに入力する更新信号によって
、反転回路を各データパターンごとに順次選択すること
で、エラービットを自動的に更新することにより、全ビ
ット、全データパターンに対する修正機能を自動的に確
認することを特徴とするメモリ1ビットエラー修正機能
の自動確認方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60010517A JPS61169952A (ja) | 1985-01-23 | 1985-01-23 | メモリ1ビツトエラ−修正機能の自動確認方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60010517A JPS61169952A (ja) | 1985-01-23 | 1985-01-23 | メモリ1ビツトエラ−修正機能の自動確認方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61169952A true JPS61169952A (ja) | 1986-07-31 |
Family
ID=11752415
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60010517A Pending JPS61169952A (ja) | 1985-01-23 | 1985-01-23 | メモリ1ビツトエラ−修正機能の自動確認方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61169952A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09204317A (ja) * | 1996-01-29 | 1997-08-05 | Kofu Nippon Denki Kk | 誤り検出訂正回路の診断装置 |
KR100413550B1 (ko) * | 2000-11-28 | 2003-12-31 | 김지호 | 제거형 앵커정착장치 |
-
1985
- 1985-01-23 JP JP60010517A patent/JPS61169952A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09204317A (ja) * | 1996-01-29 | 1997-08-05 | Kofu Nippon Denki Kk | 誤り検出訂正回路の診断装置 |
KR100413550B1 (ko) * | 2000-11-28 | 2003-12-31 | 김지호 | 제거형 앵커정착장치 |
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