JPS61169952A - メモリ１ビツトエラ−修正機能の自動確認方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電子計算機などのメモリ回路におけるメモリ
１ビットエラー修正機能を有する装置に対し、自動的に
エラービットを更新してその機能を確認するメモリ１ビ
ットエラー修正機能の自動確認方法に関する。

〔従来の技術〕

電子計算機内における情報の授受は、パラレルなデジタ
ル信号により行われ、かつ一旦メモリに書き込み、それ
を読み出すことで行われる。現在使われている電子計算
機の多くは、４ハイド３２ビツトの信号を用いているが
、伝送途中で発生したエラーを補正する目的でメモリ内
にメモリ１ビットエラー修正機能を有している装置では
、その機能に７ビツトを必要とし、合計３９ビツトの信
号が用いられる。

このようなメモリ１ビットエラー修正機能を有している
装置は、使用を開始する前に、修正機能の動作を確認す
る必要がある。そのために従来は他の電子計算機を用い
て、この修正機能の回路と同じ動作をするシミュレート
プログラムを作す、１ビットエラーをもつ信号に対して
正常に機能してメモリされるかどうかを確認している。

〔発明が解決しようとする問題点〕

このように従来のメモリ１ビットエラー修正機能の確認
は、他の電子計算機によりシミュレートプログラムを作
り行っているが、全データパターンおよび全ビットにわ
たりシミュレートして行うと、その作業に２〜３ケ月と
いう非常に長い期間を要し、実際上実施困難であった。

本発明の技術的課題は、従来のメモリ１ビットエラー修
正機能の確認方法におけるこのような問題を解消し、他
の電子計算機を用いることなく自機内にて短時間に修正
機能の確認を行えるようにすることにある。

〔問題点を解決するための手段〕

この問題貞を解決するために講じた本発明による技術的
手段は、メモリ装置に書込まれる各データビットに対応
してレシーバ、反転回路およびドライバを縦続接続して
備え、各データビットに対応する反転回路を順次選択し
て機能させるカウンタおよびデコーダを有する１ビット
エラー発生更新回路を、全データパターンを順次発生し
て書き込み、読み出しおよび比較を行うプログラムとメ
モリ装置との間に挿入し、各レシーバに対応するビット
の信号を人力すると共に、カウンタに入力する更新信号
によって、反転回路を各データパターンごとに順次選択
することで、エラービットを自動的に更新することによ
り、全ビット、全データパターンに対する修正機能を自
動的に確認する方法を採っている。

〔作用〕

この技術的手段によれば、プログラムとメモリ装置との
間に１ビットエラー発生更新回路を挿入することにより
、プログラムで発生したデータパターンの内の１ビツト
が反転してエラーを発生し、１ビットエラーをもつデー
タパターンがメモリ装置に書き込まれる。その後該デー
タパターンがメモリ装置から読み出され、プログラムに
より比較される。メモリ装置内の１ビットエラー修正機
能が正常に動作しておれば、比較した結果が一致する。

一致しておれば、プログラムにより１ビットエラー発生
更新回路に更新信号が出力され、カウンタおよびデコー
ダによって、反転回路を切り換え、エラーを生じるビッ
トの更新が行なわれる。

この動作を順次繰り返すことにより、全ビットにわたり
エラーチェックが行なわれる。次いで次のデータパター
ンについて同様のチェックを行うことにより、全データ
パターンの全ビットにわたり、メモリ装置内の１ビット
エラー修正機能が自動的に確認される。

〔実施例〕

次に本発明によるメモリ１ビットエラー修正機能の自動
確認方法が実際上どのように具体化されるかを実施例で
説明する。第１図は本発明によるメモリ１ビア）エラー
修正機能の自動確認方法の概要を説明するブロック図で
ある。この図において、１は１ビットエラー修正機能を
持つ被試験メモリ装置であり、該メモリ装置１が実装さ
れる電子計算機で全データパターンを発生して、メモリ
装置１に書き込み、読み出し、その両者を比較する機能
を提供するソフトウェアであるプログラム２と、メモリ
族Ｗ１との間に１ビットエラー発生更新回路３が挿入さ
れている。したがってメモリ装置１と１ビットエラー発
生更新回路３が、ハードウェアを構成することになる。

現在電子計算機の多くが、４バイト３２ビツトのデータ
と、１ビットエラー修正機能のための７ビツトの合計３
９ビツトのパラレルなデジタル信号を用いている。いま
プログラム２により、あるデータパターンを発生させ、
１ビットエラー発生更新回路３を経由してメモリ装置１
に書き込まれる。

１ビットエラー発生更新回路３においては、３９ビツト
のデジタル信号の内の１ビー／　）について、そ。

のロジックが反転されエラーが発生する。その後書き込
まれた内容が読み出され、プログラム２から出力したデ
ータパターンとプログラム２により比較される。メモリ
装置１における１ビットエラー修正機能が正常に機能し
ておれば、１ビットエラー発生更新回路３で生じさせた
エラーは修正されてメモリ装置に記憶されるため、比較
した結果は一致することになる。この一連の動作が全デ
ータパターンについて行なわれる。この動作が終了する
と、プログラム２から、更新信号４が１ビットエラー発
生更新回路３へ出力して、エラーが生じるビットが更新
され、再度全データパターンについて前記と同様な確認
動作が行なわれる。この動作を３９のビット総てにわた
り順次更新して行うことにより、総てのデータパターン
およびビットについてメモリ装置の１ビットエラー修正
機能の確認が行なわれる。

第２図は、１ビットエラー発生更新回路３の具体的な実
施例を示すブロック図である。パラレルデータのビット
数に応じて例えばＷｏからＷ２Ｂまでの３９ビツトのデ
ータラインに、おのおのレシーバＲＯ””Ｒ３１１、反
転回路’ｒｏ　−７３８およびドライバＤｏ””Ｄ３１
１が縦続接続され、前記メモリ装置ｌとの間に挿入され
ている。前記プログラム２から人力する更新信号４は、
カウンタ５およびデコーダ６を組合わせて受信され、該
デコーダ６からの３９本の信号線がそれぞれ反転回路Ｔ
ｏ〜Ｔ３８に接続されている。

前記プログラム２からの書き込みデータＷｏ〜Ｗ３８は
、レシーバＲＯ−Ｒ３１１で受信された後、デコーダ６
からの信号で選択された反転回路Ｔ。

〜Ｔ３Ｂにおいて、３９ビツトのデータのうち１ビツト
のみが反転させられ、その他のビットはそのままの状態
でドライバＤＯ””０３　Ｂを経由して、１ビットエラ
ーを生じたデータ信号ＩＷ、−ＩＷ３８としてメモリ装
置ｌへ出力される。

反転回路Ｔｏ””７３Ｂとしては、たとえばエクスクル
−シブＯＲ（ＥＸ−ＯＲ）回路の採用が考えられる。Ｅ
Ｘ　−ＯＲ回路は、その２つの入力信号の論理値が一致
したとき、その出力信号を論理“０”とし、その他の組
み合わせのときは出力信号を論理“ｌ”とするものであ
る、従ってＥＸ　−ＯＲ回路の２人力信号の内一方を制
御信号として論理“１”を設定すると、他方の入力信号
が論理“１”のときは２人力信号の論理が一致するため
、ＥＸ　−ＯＲ回路の出力信号は論理“０”となり、ま
た入力信号が論理１０″のときは２人力信号が一致しな
いため、出正機能の自動確認方法の概要を説明するプロ
・ツク図、第２図は１ビア）エラー発生更新回路の実施
例を示すブロック図である。

図において、■はメモリ装置、２はプログラム、３は１
ビフト工ラー発生更新回路、４は更新信号、Ｒｅ〜Ｒ３
Ｂはレシーバ、ＴＯ〜Ｔ３８は反転回路、Ｄｏ”−Ｄｉ
ｅはドライバ、５はカウンタ、６はデコーダをそれぞれ
示す。

Claims (1)

【特許請求の範囲】
1. メモリ装置に書込まれる各データビットに対応してレシ
   ーバ、反転回路およびドライバを縦続接続して備え、各
   データビットに対応する反転回路を順次選択して機能さ
   せるカウンタおよびデコーダを有する１ビットエラー発
   生更新回路を、全データパターンを順次発生して書き込
   み、読み出しおよび比較を行うプログラムとメモリ装置
   との間に挿入し、各レシーバに対応するビットの信号を
   入力すると共に、カウンタに入力する更新信号によって
   、反転回路を各データパターンごとに順次選択すること
   で、エラービットを自動的に更新することにより、全ビ
   ット、全データパターンに対する修正機能を自動的に確
   認することを特徴とするメモリ１ビットエラー修正機能
   の自動確認方法。