JPH01142848A - アドレストラップ回路 - Google Patents
アドレストラップ回路Info
- Publication number
- JPH01142848A JPH01142848A JP62299858A JP29985887A JPH01142848A JP H01142848 A JPH01142848 A JP H01142848A JP 62299858 A JP62299858 A JP 62299858A JP 29985887 A JP29985887 A JP 29985887A JP H01142848 A JPH01142848 A JP H01142848A
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- JP
- Japan
- Prior art keywords
- address
- circuit
- signal
- data
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000005856 abnormality Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はDMAコントローラを制御する回路に関し、特
にデータエラーを検出するため、DMAコントローラが
出力するアドレスをトラップし、DMAコントローラの
動作を停止するアドレストラップ回路に関するものであ
る。
にデータエラーを検出するため、DMAコントローラが
出力するアドレスをトラップし、DMAコントローラの
動作を停止するアドレストラップ回路に関するものであ
る。
従来、コンピュータシステムにおいてDMA(Dire
ct Memory Access)によりデータを転
送する場合、正しくデータが転送されたことを確認する
ため、DMA終了後に転送されたデータのチエツクを行
っていた。
ct Memory Access)によりデータを転
送する場合、正しくデータが転送されたことを確認する
ため、DMA終了後に転送されたデータのチエツクを行
っていた。
゛ 〔発明が解決しようとする問題点〕しかし転送され
たデータになんらかの異常がある場合には、できるだけ
早くその異常を発見して対応することが望ましく、その
ためにはDMA終了後に転送されたデータをチエツクす
るのではなく、データの転送中にその正常性を確認する
ことが必要である。
たデータになんらかの異常がある場合には、できるだけ
早くその異常を発見して対応することが望ましく、その
ためにはDMA終了後に転送されたデータをチエツクす
るのではなく、データの転送中にその正常性を確認する
ことが必要である。
本発明の目的は、このような要求を満たし、DMAによ
るデータ転送の途中で転送されるデータの正常性の確認
を可能とするアドレストラップ回路も提供することにあ
る。
るデータ転送の途中で転送されるデータの正常性の確認
を可能とするアドレストラップ回路も提供することにあ
る。
本発明は、所定の信号が入力されたときDMA動作を停
止するDMAコントローラを制御するアドレストラップ
回路において、 CPUによりアドレスの値を設定するレジスタ回路と、 このレジスタ回路が出力する前記アドレス値に対応する
アドレス信号と前記DMAコントローラが出力するアド
レス信号とを比較するコンパレータと、 このコンパレータによる比較の結果、前記2つのアドレ
ス信号が一致したときデータバス上のデータをラッチす
るランチ回路と、 前記コンパレータによる比較の結果、前記2つのアドレ
ス信号が一致したとき前記所定の信号を前記DMAコン
トローラに出力する信号発生回路とを備えたことを特徴
とする。
止するDMAコントローラを制御するアドレストラップ
回路において、 CPUによりアドレスの値を設定するレジスタ回路と、 このレジスタ回路が出力する前記アドレス値に対応する
アドレス信号と前記DMAコントローラが出力するアド
レス信号とを比較するコンパレータと、 このコンパレータによる比較の結果、前記2つのアドレ
ス信号が一致したときデータバス上のデータをラッチす
るランチ回路と、 前記コンパレータによる比較の結果、前記2つのアドレ
ス信号が一致したとき前記所定の信号を前記DMAコン
トローラに出力する信号発生回路とを備えたことを特徴
とする。
次に本発明の一実施例について図面を参照して説明する
。
。
第1図は本発明による実施例を示す回路図である。DM
Aコントローラlは16ビツトのアドレスADをメモリ
(図示せず)に与えてDMAによるデータ転送を行う。
Aコントローラlは16ビツトのアドレスADをメモリ
(図示せず)に与えてDMAによるデータ転送を行う。
DMAコントローラ1は、DMAを実行している間は端
子1aより論理“1”の信号AKを出力し、また端子1
bに論理“1”の信号ENDが入力されたときは、その
DMA動作を停止する。
子1aより論理“1”の信号AKを出力し、また端子1
bに論理“1”の信号ENDが入力されたときは、その
DMA動作を停止する。
レジスタ2はCPU (図示せず)から与えられるアド
レスの値を記憶し、その値に対応する16ビツトのアド
レス信号TADを出力する。
レスの値を記憶し、その値に対応する16ビツトのアド
レス信号TADを出力する。
コンパレータ3は、DMAコントローラ1が出力するア
ドレス信号ADと、レジスタ2が出力するアドレス信号
TADとを比較し、それらが一致したとき論理“1”の
信号EQを出力する。
ドレス信号ADと、レジスタ2が出力するアドレス信号
TADとを比較し、それらが一致したとき論理“1”の
信号EQを出力する。
フリップフロップ回路4はCPUからの指示により所定
の信号を出力し、CPUがアドレストラップの実行を指
示したときは論理“l”の信号ENを出力する。
の信号を出力し、CPUがアドレストラップの実行を指
示したときは論理“l”の信号ENを出力する。
アンド回路5は信号AK、信号EQ、ならびに信号EN
の論理積をとり、それが成立したとき論理“1”の信号
TPを出力する。
の論理積をとり、それが成立したとき論理“1”の信号
TPを出力する。
シフトレジスタ6は信号TPを取り込み、クロックCK
に同期して信号TPをシフトさせる。そして、クロック
CKの1クロック分シフトさせた信号TPを端子60か
ら出力し、また2クロック分シフトさせた信号TPを端
子61から出力する。
に同期して信号TPをシフトさせる。そして、クロック
CKの1クロック分シフトさせた信号TPを端子60か
ら出力し、また2クロック分シフトさせた信号TPを端
子61から出力する。
アンド回路7はシフトレジスタ6の端子60からの信号
と、端子61からの信号を反転させたものとの論理積を
とり、それが成立したとき論理“1”の信号ENDを出
力する。
と、端子61からの信号を反転させたものとの論理積を
とり、それが成立したとき論理“1”の信号ENDを出
力する。
ラッチ回路8は端子8aに入力されたデータバスのデー
タDを、信号EQの立ち上がりでランチし、端子8bか
ら出力する。
タDを、信号EQの立ち上がりでランチし、端子8bか
ら出力する。
次に動作を説明する。DMAによるデータ転送中にアド
レストラップを行う場合、CPUはレジスタ2にトラッ
プすべきアドレスの値を設定し、一方フリップフロップ
回路4に指示して論理“1”の信号ENを出力させる。
レストラップを行う場合、CPUはレジスタ2にトラッ
プすべきアドレスの値を設定し、一方フリップフロップ
回路4に指示して論理“1”の信号ENを出力させる。
そして、DMAコントローラ1が動作を開始すると、端
子1aから論理“1”の信号AKが出力され、アンド回
路5に入力される。
子1aから論理“1”の信号AKが出力され、アンド回
路5に入力される。
DMAの進行とともにDMAコントローラ1が出力する
アドレス信号ADは変化し、この信号ADとレジスタ2
からのアドレス信号TADとが一致したとき、コンパレ
ータ3は論理“1”の信号EQを出力する。
アドレス信号ADは変化し、この信号ADとレジスタ2
からのアドレス信号TADとが一致したとき、コンパレ
ータ3は論理“1”の信号EQを出力する。
このとき、ラッチ回路8は、信号EQが論理“0”から
論理“1”に立ち上がったため、データDをラッチする
。一方、アンド回路5に入力される信号はすべて論理“
l”となるため、アンド回路5は論理“1”の信号TP
をシフトレジスタ6に出力する。
論理“1”に立ち上がったため、データDをラッチする
。一方、アンド回路5に入力される信号はすべて論理“
l”となるため、アンド回路5は論理“1”の信号TP
をシフトレジスタ6に出力する。
シフトレジスタ6はこの信号TPをクロックCKに同期
してシフトさせ、クロックCKの1クロツク分シフトさ
せた信号TPを端子60から出力し、また2クロック分
シフトさせた信号TPを端子61から出力する。アンド
回路7は端子60からの信号と、端子61からの信号を
反転させたものとの論理積をとるので、アンド回路7か
らはクロックCKのlクロックに相当する期間論理“1
”であるパルス信号ENDが出力される。シフトレジス
タ6とアンド回路7とはこのとき信号ENDを発生する
信号発生回路として動作することになる。
してシフトさせ、クロックCKの1クロツク分シフトさ
せた信号TPを端子60から出力し、また2クロック分
シフトさせた信号TPを端子61から出力する。アンド
回路7は端子60からの信号と、端子61からの信号を
反転させたものとの論理積をとるので、アンド回路7か
らはクロックCKのlクロックに相当する期間論理“1
”であるパルス信号ENDが出力される。シフトレジス
タ6とアンド回路7とはこのとき信号ENDを発生する
信号発生回路として動作することになる。
DMAコントローラ1は、この信号を受は取るとそのD
MA動作を停止する。その後、CPUはラッチ回路8が
ラッチして出力するデータDをデータバスから読み取る
ことにより、DMAによるデータ転送中のデータの正常
性を確認できる。
MA動作を停止する。その後、CPUはラッチ回路8が
ラッチして出力するデータDをデータバスから読み取る
ことにより、DMAによるデータ転送中のデータの正常
性を確認できる。
以上説明したように本発明は、所定の信号が人力された
ときDMA動作を停止するDMAコントローラを制御す
るアドレストラップ回路において、CPUによりアドレ
スの値を設定するレジスタ回路と、このレジスタ回路が
出力するアドレス値に対応するアドレス信号とDMAコ
ントローラが出力するアドレス信号とを比較するコンパ
レータと、このコンパレータによる比較の結果、2つの
アドレス信号が一致したときデータバス上のデータをラ
ッチするラッチ回路と、コンパレータによる比較の結果
、2つのアドレス信号が一致したとき前記所定の信号を
DMAコントローラに出力する信号発生回路とを備えて
いる。
ときDMA動作を停止するDMAコントローラを制御す
るアドレストラップ回路において、CPUによりアドレ
スの値を設定するレジスタ回路と、このレジスタ回路が
出力するアドレス値に対応するアドレス信号とDMAコ
ントローラが出力するアドレス信号とを比較するコンパ
レータと、このコンパレータによる比較の結果、2つの
アドレス信号が一致したときデータバス上のデータをラ
ッチするラッチ回路と、コンパレータによる比較の結果
、2つのアドレス信号が一致したとき前記所定の信号を
DMAコントローラに出力する信号発生回路とを備えて
いる。
従って本発明により、DMAによるデータ転送の途中で
転送されるデータの正常性の確認を可能とするアドレス
トラップ回路を実現できる。
転送されるデータの正常性の確認を可能とするアドレス
トラップ回路を実現できる。
第1図は本発明の一実施例を示す回路図である。
l・・・・・DMAコントローラ
2・・・・・レジスタ
3・・・・・コンパレーク
4・・・・・フリップフロップ回路
5.7・・・アンド回路
6・・・・・シフトレジスタ
8・・・・・ラッチ回路
Claims (1)
- (1)所定の信号が入力されたときDMA動作を停止す
るDMAコントローラを制御するアドレストラップ回路
において、 CPUによりアドレスの値を設定するレジスタ回路と、 このレジスタ回路が出力する前記アドレス値に対応する
アドレス信号と前記DMAコントローラが出力するアド
レス信号とを比較するコンパレータと、 このコンパレータによる比較の結果、前記2つのアドレ
ス信号が一致したときデータバス上のデータをラッチす
るラッチ回路と、 前記コンパレータによる比較の結果、前記2つのアドレ
ス信号が一致したとき前記所定の信号を前記DMAコン
トローラに出力する信号発生回路とを備えたことを特徴
とするアドレストラップ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62299858A JPH01142848A (ja) | 1987-11-30 | 1987-11-30 | アドレストラップ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62299858A JPH01142848A (ja) | 1987-11-30 | 1987-11-30 | アドレストラップ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01142848A true JPH01142848A (ja) | 1989-06-05 |
Family
ID=17877799
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62299858A Pending JPH01142848A (ja) | 1987-11-30 | 1987-11-30 | アドレストラップ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01142848A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007212259A (ja) * | 2006-02-09 | 2007-08-23 | Dkk Toa Corp | ガス濃度測定装置 |
US7467332B2 (en) | 2004-09-27 | 2008-12-16 | Ceva D.S.P. Ltd | System and method for providing mutual breakpoint capabilities in a computing device |
-
1987
- 1987-11-30 JP JP62299858A patent/JPH01142848A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7467332B2 (en) | 2004-09-27 | 2008-12-16 | Ceva D.S.P. Ltd | System and method for providing mutual breakpoint capabilities in a computing device |
US7523351B2 (en) | 2004-09-27 | 2009-04-21 | Ceva D.S.P. Ltd | System and method for providing mutual breakpoint capabilities in computing device |
JP2007212259A (ja) * | 2006-02-09 | 2007-08-23 | Dkk Toa Corp | ガス濃度測定装置 |
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