JP2001351398A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JP2001351398A JP2001351398A JP2000175688A JP2000175688A JP2001351398A JP 2001351398 A JP2001351398 A JP 2001351398A JP 2000175688 A JP2000175688 A JP 2000175688A JP 2000175688 A JP2000175688 A JP 2000175688A JP 2001351398 A JP2001351398 A JP 2001351398A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- data
- circuit
- error correction
- ecc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1816—Testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Signal Processing (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来はＥＣＣエラー訂正を行わないテストモ
ードを使用しており、ユーザーが使用するパスでリード
スピード試験ができない。 【解決手段】 ライトデータ及びライトデータから生成
される誤り訂正符号のうち所定の１ビットを反転させる
１ビット反転回路５と、１ビット反転回路５に反転させ
るビットを設定する反転ビット設定レジスタ６とを含
み、リードスピード試験時に１ビット反転回路５によっ
てライトデータ及び誤り訂正符号のうち所定の１ビット
を反転させてエラービットを含むデータをメモリセル１
にライトすることにより、リード時においてエラー訂正
回路７によってデータのエラー訂正を行うように試験条
件を設定する。
ードを使用しており、ユーザーが使用するパスでリード
スピード試験ができない。 【解決手段】 ライトデータ及びライトデータから生成
される誤り訂正符号のうち所定の１ビットを反転させる
１ビット反転回路５と、１ビット反転回路５に反転させ
るビットを設定する反転ビット設定レジスタ６とを含
み、リードスピード試験時に１ビット反転回路５によっ
てライトデータ及び誤り訂正符号のうち所定の１ビット
を反転させてエラービットを含むデータをメモリセル１
にライトすることにより、リード時においてエラー訂正
回路７によってデータのエラー訂正を行うように試験条
件を設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、エラー訂正機能を
備えた記憶装置に関し、特に、リードスピード試験を実
際のユーザーの使用条件と同等の条件で行うことを可能
とした記憶装置に関するものである。
備えた記憶装置に関し、特に、リードスピード試験を実
際のユーザーの使用条件と同等の条件で行うことを可能
とした記憶装置に関するものである。
【０００２】
【従来の技術】図３は従来例のＥＣＣ（Error Correcti
ng Code ）によるエラー訂正機能を備えた記憶装置の概
略構成を示すブロック図である。図３において、３はラ
イトデータを設定するライトバッファ、４はライトデー
タから誤り訂正符号を生成するＥＣＣ生成回路である。
ライトデータはライトバッファ３に設定され、ライトバ
ッファ３を介してメモリセル１にライトされる。また、
ライトデータはライトバッファ３からＥＣＣ生成回路４
に供給され、ＥＣＣ生成回路４において誤り訂正符号が
生成され、ＥＣＣ２にライトされる。ＥＣＣ２は誤り訂
正符号をライトするためのメモリセルである。
ng Code ）によるエラー訂正機能を備えた記憶装置の概
略構成を示すブロック図である。図３において、３はラ
イトデータを設定するライトバッファ、４はライトデー
タから誤り訂正符号を生成するＥＣＣ生成回路である。
ライトデータはライトバッファ３に設定され、ライトバ
ッファ３を介してメモリセル１にライトされる。また、
ライトデータはライトバッファ３からＥＣＣ生成回路４
に供給され、ＥＣＣ生成回路４において誤り訂正符号が
生成され、ＥＣＣ２にライトされる。ＥＣＣ２は誤り訂
正符号をライトするためのメモリセルである。
【０００３】一方、メモリセル１のデータをリードする
時は、メモリセル１のデータとＥＣＣ２からのデータ
（誤り訂正符号）がＥＣＣ訂正回路７に供給され、ＥＣ
Ｃ訂正回路７においてそれらのデータに基づいてエラー
訂正を行い、リードバッファ８に格納される。また、Ｅ
ＣＣ訂正回路７からエラー訂正を行ったどうかを示すＥ
ＣＣエラー信号が出力される。
時は、メモリセル１のデータとＥＣＣ２からのデータ
（誤り訂正符号）がＥＣＣ訂正回路７に供給され、ＥＣ
Ｃ訂正回路７においてそれらのデータに基づいてエラー
訂正を行い、リードバッファ８に格納される。また、Ｅ
ＣＣ訂正回路７からエラー訂正を行ったどうかを示すＥ
ＣＣエラー信号が出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来の記憶装置では、ＥＣＣを含むすべてのメモリセルの
リードスピード試験を行うには、ＥＣＣエラー訂正を行
わないテストモード等で試験を行っているので、ユーザ
ーが実際に使用するリードモードのパスとは異なってし
まい、実際の使用条件でリードスピード試験をすること
ができなかった。また、リードモードで試験を行う時に
は、メモリセルのリードスピード特性に欠陥があって
も、ＥＣＣによって１ビットのエラーは訂正されてパス
してしまうことがあり、正確にメモリセルの各ビットの
リードスピード試験を行うことができなかった。
来の記憶装置では、ＥＣＣを含むすべてのメモリセルの
リードスピード試験を行うには、ＥＣＣエラー訂正を行
わないテストモード等で試験を行っているので、ユーザ
ーが実際に使用するリードモードのパスとは異なってし
まい、実際の使用条件でリードスピード試験をすること
ができなかった。また、リードモードで試験を行う時に
は、メモリセルのリードスピード特性に欠陥があって
も、ＥＣＣによって１ビットのエラーは訂正されてパス
してしまうことがあり、正確にメモリセルの各ビットの
リードスピード試験を行うことができなかった。
【０００５】本発明は、上記従来の問題点に鑑みなされ
たもので、その目的は、リードスピード試験時にＥＣＣ
によるエラー訂正が必ず行われる状態とすることによ
り、ＥＣＣを含むすべてのメモリセルのリードスピード
試験を正確に行うことが可能な記憶装置を提供すること
にある。
たもので、その目的は、リードスピード試験時にＥＣＣ
によるエラー訂正が必ず行われる状態とすることによ
り、ＥＣＣを含むすべてのメモリセルのリードスピード
試験を正確に行うことが可能な記憶装置を提供すること
にある。
【０００６】
【課題を解決するための手段】本発明は、上記目的を達
成するため、ライトデータから誤り訂正符号を生成する
誤り訂正符号生成回路及びリード時にメモリセルのライ
トデータのエラー訂正を行うエラー訂正回路を備えた記
憶装置において、ライトデータ及び誤り訂正符号のうち
所定の１ビットを反転させるビット反転回路と、前記ビ
ット反転回路に反転させるビットを設定する設定回路と
を含み、リードスピード試験時に前記設定回路に反転さ
せるビットを設定し、前記ビット反転回路によってライ
トデータ及び誤り訂正符号のうち前記設定回路によって
設定された１ビットを反転させてエラービットを含むデ
ータをメモリセルにライトすることにより、リード時に
おいて前記エラー訂正回路によってデータのエラー訂正
を行うように試験条件を設定することを特徴としてい
る。
成するため、ライトデータから誤り訂正符号を生成する
誤り訂正符号生成回路及びリード時にメモリセルのライ
トデータのエラー訂正を行うエラー訂正回路を備えた記
憶装置において、ライトデータ及び誤り訂正符号のうち
所定の１ビットを反転させるビット反転回路と、前記ビ
ット反転回路に反転させるビットを設定する設定回路と
を含み、リードスピード試験時に前記設定回路に反転さ
せるビットを設定し、前記ビット反転回路によってライ
トデータ及び誤り訂正符号のうち前記設定回路によって
設定された１ビットを反転させてエラービットを含むデ
ータをメモリセルにライトすることにより、リード時に
おいて前記エラー訂正回路によってデータのエラー訂正
を行うように試験条件を設定することを特徴としてい
る。
【０００７】本発明においては、メモリセルのデータを
リードするリードスピード試験を行う場合、ライトデー
タ及び誤り訂正符号のうち任意の１ビットを反転させて
メモリセルにライトし、エラー訂正回路によって必ずエ
ラー訂正を行うように試験条件を設定することにより、
ユーザーが実際にリードする時のパスでＥＣＣを含むす
べてのメモリセルのリードスピード試験を行うことがで
き、また、リードスピード試験時においてメモリセルに
欠陥ビットがあっても、エラー訂正によってパスしてし
まうことがなく、すべてのメモリセルに対して正確にリ
ードスピード試験を行うことができる。
リードするリードスピード試験を行う場合、ライトデー
タ及び誤り訂正符号のうち任意の１ビットを反転させて
メモリセルにライトし、エラー訂正回路によって必ずエ
ラー訂正を行うように試験条件を設定することにより、
ユーザーが実際にリードする時のパスでＥＣＣを含むす
べてのメモリセルのリードスピード試験を行うことがで
き、また、リードスピード試験時においてメモリセルに
欠陥ビットがあっても、エラー訂正によってパスしてし
まうことがなく、すべてのメモリセルに対して正確にリ
ードスピード試験を行うことができる。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の記憶
装置の一実施形態の構成を示すブロック図である。な
お、図１では図３の従来装置と同一部分は同一符号を付
して説明を省略する。即ち、メモリセル１、ＥＣＣ２、
ライトバッファ３、ＥＣＣ生成回路４、ＥＣＣ訂正回路
７、リードバッファ８はいずれも図３のものと同じであ
る。また、本実施形態では、ライトバッファ３とメモリ
セル１との間及びＥＣＣ生成回路４とＥＣＣ２の間に１
ビット反転回路５が設けられている。
て図面を参照して詳細に説明する。図１は本発明の記憶
装置の一実施形態の構成を示すブロック図である。な
お、図１では図３の従来装置と同一部分は同一符号を付
して説明を省略する。即ち、メモリセル１、ＥＣＣ２、
ライトバッファ３、ＥＣＣ生成回路４、ＥＣＣ訂正回路
７、リードバッファ８はいずれも図３のものと同じであ
る。また、本実施形態では、ライトバッファ３とメモリ
セル１との間及びＥＣＣ生成回路４とＥＣＣ２の間に１
ビット反転回路５が設けられている。
【０００９】１ビット反転回路５は製品出荷時等にリー
ドスピード試験を行う場合に用いられ、１ビット反転回
路５はライトバッファ３に設定されたライトデータ及び
ＥＣＣ生成回路４で生成された誤り訂正符号のうち、任
意の１ビットを反転させて、リードスピード試験時にＥ
ＣＣによるエラー訂正が必ず行われる状態とするもので
ある。反転ビット設定レジスタ６は、この１ビット反転
回路５を制御するための回路である。
ドスピード試験を行う場合に用いられ、１ビット反転回
路５はライトバッファ３に設定されたライトデータ及び
ＥＣＣ生成回路４で生成された誤り訂正符号のうち、任
意の１ビットを反転させて、リードスピード試験時にＥ
ＣＣによるエラー訂正が必ず行われる状態とするもので
ある。反転ビット設定レジスタ６は、この１ビット反転
回路５を制御するための回路である。
【００１０】図２は１ビット反転回路５の具体例を示す
回路図である。１ビット反転回路５は反転ビット設定レ
ジスタ６からのデータをデコードするデコーダ５１０、
ライトバッファ３の各出力に対応して設けられたエクス
クルージブＯＲ回路５２１〜５２８、ＥＣＣ生成回路４
の各出力に対応して設けられたエクスクルージブＯＲ回
路５３１〜５３４から構成されている。本実施形態で
は、例えば、ライトバッファ３の出力は８ビット、ＥＣ
Ｃ生成回路４の出力は４ビットとし、合計で１２個のエ
クスクルージブＯＲ回路が設けられている。
回路図である。１ビット反転回路５は反転ビット設定レ
ジスタ６からのデータをデコードするデコーダ５１０、
ライトバッファ３の各出力に対応して設けられたエクス
クルージブＯＲ回路５２１〜５２８、ＥＣＣ生成回路４
の各出力に対応して設けられたエクスクルージブＯＲ回
路５３１〜５３４から構成されている。本実施形態で
は、例えば、ライトバッファ３の出力は８ビット、ＥＣ
Ｃ生成回路４の出力は４ビットとし、合計で１２個のエ
クスクルージブＯＲ回路が設けられている。
【００１１】デコーダ５１０は入力４ビット／出力１２
ビットのデコーダから成っていて、反転ビット設定レジ
スタ６からの４ビットのデータをデコードし、１２ビッ
トのデータをエクスクルージブＯＲ回路５２１〜５２８
及びエクスクルージブＯＲ回路５３１〜５３４に出力す
る。従って、エクスクルージブＯＲ回路５２１〜５２８
においてそれぞれデコーダ５１０からのデータとライト
バッファ３からのデータとのエクスクルージブオアをと
って出力データをメモリセル１へ出力する。また、エク
スクルージブＯＲ回路５３１〜５３４においてそれぞれ
デコーダ５１０からのデータとＥＣＣ生成回路４からの
データとのエクスクルージブオアをとって出力データを
ＥＣＣ２へ出力する。
ビットのデコーダから成っていて、反転ビット設定レジ
スタ６からの４ビットのデータをデコードし、１２ビッ
トのデータをエクスクルージブＯＲ回路５２１〜５２８
及びエクスクルージブＯＲ回路５３１〜５３４に出力す
る。従って、エクスクルージブＯＲ回路５２１〜５２８
においてそれぞれデコーダ５１０からのデータとライト
バッファ３からのデータとのエクスクルージブオアをと
って出力データをメモリセル１へ出力する。また、エク
スクルージブＯＲ回路５３１〜５３４においてそれぞれ
デコーダ５１０からのデータとＥＣＣ生成回路４からの
データとのエクスクルージブオアをとって出力データを
ＥＣＣ２へ出力する。
【００１２】次に、本実施形態の具体的な動作について
説明する、まず、製品出荷時等にリードスピード試験を
行う場合、ライトバッファ３に所定のデータを設定し、
反転ビット設定レジスタ６に反転させるビットを設定す
る。例えば、ライトバッファ３に８ビットのライトデー
タ“00010001”、反転ビット設定レジスタ６に“７”を
設定すると、ＥＣＣ生成回路４では４ビットのＥＣＣ
“0110”が生成される。ここでは、例えば、反転ビット
設定レジスタ６に“７”を設定することによってデータ
の下位ビットから７ビット目を反転させている。
説明する、まず、製品出荷時等にリードスピード試験を
行う場合、ライトバッファ３に所定のデータを設定し、
反転ビット設定レジスタ６に反転させるビットを設定す
る。例えば、ライトバッファ３に８ビットのライトデー
タ“00010001”、反転ビット設定レジスタ６に“７”を
設定すると、ＥＣＣ生成回路４では４ビットのＥＣＣ
“0110”が生成される。ここでは、例えば、反転ビット
設定レジスタ６に“７”を設定することによってデータ
の下位ビットから７ビット目を反転させている。
【００１３】この結果、反転ビット設定レジスタ６の出
力“７”が、入力４ビット／出力１２ビットのデコーダ
５１０で“000001000000”のデータにデコードされ、そ
のうちの上位８ビットはライトバッファ３の出力に対応
するエクスクルージブＯＲ回路５２１〜５２８に、下位
４ビットはＥＣＣ生成回路４の出力に対応するエクスク
ルージブＯＲ回路５３１〜５３４にそれぞれ供給され
る。７ビット目の“１”はエクスクルージブＯＲ回路５
２３に供給される。
力“７”が、入力４ビット／出力１２ビットのデコーダ
５１０で“000001000000”のデータにデコードされ、そ
のうちの上位８ビットはライトバッファ３の出力に対応
するエクスクルージブＯＲ回路５２１〜５２８に、下位
４ビットはＥＣＣ生成回路４の出力に対応するエクスク
ルージブＯＲ回路５３１〜５３４にそれぞれ供給され
る。７ビット目の“１”はエクスクルージブＯＲ回路５
２３に供給される。
【００１４】エクスクルージブＯＲ回路５２１〜５２８
においてはデコーダ５１０からの上位８ビットのデータ
とライトバッファ３からの８ビットのデータ“0001000
1”とのエクスクルージブオアがとられ、エクスクルー
ジブＯＲ回路５３１〜５３４においてはデコーダ５１０
からの下位４ビットのデータとＥＣＣ生成回路４からの
データ“0110”とのエクスクルージブオアがとられる。
その結果、１ビット反転回路５からデータ“00010101”
及び“0110”が出力され、データ“00010101”がメモリ
セル１に、データ“0110”がＥＣＣ２にそれぞれライト
される。このようにしてライトバッファ３のライトデー
タ及びＥＣＣ生成回路４の誤り訂正符号のうち、任意の
１ビットを反転させて１ビットエラーが発生した状態で
データをメモリセル１及びＥＣＣ２にライトする。
においてはデコーダ５１０からの上位８ビットのデータ
とライトバッファ３からの８ビットのデータ“0001000
1”とのエクスクルージブオアがとられ、エクスクルー
ジブＯＲ回路５３１〜５３４においてはデコーダ５１０
からの下位４ビットのデータとＥＣＣ生成回路４からの
データ“0110”とのエクスクルージブオアがとられる。
その結果、１ビット反転回路５からデータ“00010101”
及び“0110”が出力され、データ“00010101”がメモリ
セル１に、データ“0110”がＥＣＣ２にそれぞれライト
される。このようにしてライトバッファ３のライトデー
タ及びＥＣＣ生成回路４の誤り訂正符号のうち、任意の
１ビットを反転させて１ビットエラーが発生した状態で
データをメモリセル１及びＥＣＣ２にライトする。
【００１５】次に、このデータをリードする場合、所定
のリードスピード（規格で決められた周波数や時間）で
メモリセル１及びＥＣＣ２のデータがリードされる。こ
の場合は、メモリセル１から１ビットエラーのあるデー
タ“00010101”、ＥＣＣ２からデータ“0110”がリード
され、ＥＣＣ訂正回路７に供給される。ＥＣＣ訂正回路
７ではそれらのデータに基づいてエラー訂正を行い、エ
ラー訂正が正しく行われたことを示すＥＣＣエラー信号
“１”が出力され、リードバッファ８に正しいデータ
“00010001”が格納される。
のリードスピード（規格で決められた周波数や時間）で
メモリセル１及びＥＣＣ２のデータがリードされる。こ
の場合は、メモリセル１から１ビットエラーのあるデー
タ“00010101”、ＥＣＣ２からデータ“0110”がリード
され、ＥＣＣ訂正回路７に供給される。ＥＣＣ訂正回路
７ではそれらのデータに基づいてエラー訂正を行い、エ
ラー訂正が正しく行われたことを示すＥＣＣエラー信号
“１”が出力され、リードバッファ８に正しいデータ
“00010001”が格納される。
【００１６】ここで、リードバッファ８に格納されたリ
ードデータが正しく、ＥＣＣエラー信号が“１”であれ
ば、メモリセル１及びＥＣＣ２の合計１２ビットのデー
タを正しくリードできたことになる。一方、記憶装置の
メモリセルの中には、試験を行うスピードでリードでき
ない欠陥ビットが存在することがある。この場合、１ビ
ット反転回路５によって反転させたビット以外に欠陥ビ
ットがあるものとし、例えば、ＥＣＣ２の出力データが
“0100”の場合、リードバッファ８に正しいデータが格
納されずにリードエラーとなる。
ードデータが正しく、ＥＣＣエラー信号が“１”であれ
ば、メモリセル１及びＥＣＣ２の合計１２ビットのデー
タを正しくリードできたことになる。一方、記憶装置の
メモリセルの中には、試験を行うスピードでリードでき
ない欠陥ビットが存在することがある。この場合、１ビ
ット反転回路５によって反転させたビット以外に欠陥ビ
ットがあるものとし、例えば、ＥＣＣ２の出力データが
“0100”の場合、リードバッファ８に正しいデータが格
納されずにリードエラーとなる。
【００１７】また、１ビット反転回路５によって反転さ
せたビットと欠陥ビットが同じであるものとし、ビット
を正しくリードできずにメモリセル１の出力データが
“00010001”の場合、リードバッファ８には正しいデー
タが格納されるが、ＥＣＣ訂正回路７からのＥＣＣエラ
ー信号は“０”となるので、エラー訂正は正しく行われ
なかったことを示し、反転されたビットを正しくリード
できなかったことを検出することができる。
せたビットと欠陥ビットが同じであるものとし、ビット
を正しくリードできずにメモリセル１の出力データが
“00010001”の場合、リードバッファ８には正しいデー
タが格納されるが、ＥＣＣ訂正回路７からのＥＣＣエラ
ー信号は“０”となるので、エラー訂正は正しく行われ
なかったことを示し、反転されたビットを正しくリード
できなかったことを検出することができる。
【００１８】このように本実施形態では、リードスピー
ド試験を行う場合、ライトデータ及び誤り訂正符号のう
ち、任意の１ビットを反転させてデータをメモリセルに
ライトし、ＥＣＣによるエラー訂正が必ず行われる状態
に試験条件を設定しているので、ユーザーが実際にデー
タをリードする時のパスでＥＣＣを含むすべてのメモリ
セルのリードスピード試験を行うことができる。また、
メモリセルに欠陥ビットがあっても、ＥＣＣによって１
ビットのエラーが訂正されてパスしてしまうことがない
ため、すべてのメモリセルについて正確にリードスピー
ト試験を行うことができる。
ド試験を行う場合、ライトデータ及び誤り訂正符号のう
ち、任意の１ビットを反転させてデータをメモリセルに
ライトし、ＥＣＣによるエラー訂正が必ず行われる状態
に試験条件を設定しているので、ユーザーが実際にデー
タをリードする時のパスでＥＣＣを含むすべてのメモリ
セルのリードスピード試験を行うことができる。また、
メモリセルに欠陥ビットがあっても、ＥＣＣによって１
ビットのエラーが訂正されてパスしてしまうことがない
ため、すべてのメモリセルについて正確にリードスピー
ト試験を行うことができる。
【００１９】なお、以上の実施形態では、反転ビット設
定レジスタ６に“７”を設定してライトデータ及び誤り
訂正符号のうち下位ビットから７ビット目を反転させる
と説明したが、ライトバッファ３のライトデータ及びＥ
ＣＣ２のデータのうちどのビットを反転させてもよい。
また、以上の実施形態では、１ビット反転回路５をデコ
ーダやエクスクルージブＯＲ回路で構成したが、これ以
外にも様々な形態があることは言うまでもない。更に、
１ビット反転回路５、反転ビット設定レジスタ６はリー
ドスピード試験時のみ用いられ、製品出荷後のユーザー
使用時には動作せず、データの反転は行わない。
定レジスタ６に“７”を設定してライトデータ及び誤り
訂正符号のうち下位ビットから７ビット目を反転させる
と説明したが、ライトバッファ３のライトデータ及びＥ
ＣＣ２のデータのうちどのビットを反転させてもよい。
また、以上の実施形態では、１ビット反転回路５をデコ
ーダやエクスクルージブＯＲ回路で構成したが、これ以
外にも様々な形態があることは言うまでもない。更に、
１ビット反転回路５、反転ビット設定レジスタ６はリー
ドスピード試験時のみ用いられ、製品出荷後のユーザー
使用時には動作せず、データの反転は行わない。
【００２０】
【発明の効果】以上説明したように本発明によれば、リ
ードスピード試験を行う場合、ライトデータ及び誤り訂
正符号のうち任意の１ビットを反転させてメモリセルに
ライトし、エラー訂正回路によって必ずエラー訂正を行
うように試験条件を設定しているので、ユーザーが実際
にデータをリードする時のパスでＥＣＣを含むすべての
メモリセルのリードスピード試験を行うことができる。
また、リードスピード試験時においてメモリセルに欠陥
ビットがあっても、エラー訂正によってパスしてしまう
ことがなく、すべてのメモリセルに対して正確にリード
スピード試験を行うことができる。
ードスピード試験を行う場合、ライトデータ及び誤り訂
正符号のうち任意の１ビットを反転させてメモリセルに
ライトし、エラー訂正回路によって必ずエラー訂正を行
うように試験条件を設定しているので、ユーザーが実際
にデータをリードする時のパスでＥＣＣを含むすべての
メモリセルのリードスピード試験を行うことができる。
また、リードスピード試験時においてメモリセルに欠陥
ビットがあっても、エラー訂正によってパスしてしまう
ことがなく、すべてのメモリセルに対して正確にリード
スピード試験を行うことができる。
【図１】本発明の記憶装置の一実施形態の構成を示すブ
ロック図である。
ロック図である。
【図２】図１の記憶装置の１ビット反転回路の具体例を
示す回路図である。
示す回路図である。
【図３】従来例の記憶装置の構成を示すブロック図であ
る。
る。
１ メモリセル ２ ＥＣＣ ３ ライトバッファ ４ ＥＣＣ生成回路 ５ １ビット反転回路 ６ 反転ビット設定レジスタ ７ ＥＣＣ訂正回路 ８ リードバッファ ５１０ デコーダ ５２１〜５２８ エクスクルージブＯＲ回路 ５３１〜５３４ エクスクルージブＯＲ回路
Claims (4)
- 【請求項１】 ライトデータから誤り訂正符号を生成す
る誤り訂正符号生成回路及びリード時にメモリセルのラ
イトデータのエラー訂正を行うエラー訂正回路を備えた
記憶装置において、ライトデータ及び誤り訂正符号のう
ち所定の１ビットを反転させるビット反転回路と、前記
ビット反転回路に反転させるビットを設定する設定回路
とを含み、リードスピード試験時に前記設定回路に反転
させるビットを設定し、前記ビット反転回路によってラ
イトデータ及び誤り訂正符号のうち前記設定回路によっ
て設定された１ビットを反転させてエラービットを含む
データをメモリセルにライトすることにより、リード時
において前記エラー訂正回路によってデータのエラー訂
正を行うように試験条件を設定することを特徴とする記
憶装置。 - 【請求項２】 前記ビット反転回路は、リードスピード
試験時以外はデータの反転を行わないことを特徴とする
請求項１に記載の記憶装置。 - 【請求項３】 前記ビット反転回路は、前記設定回路か
らのデータをデコードするデコーダと、各ライトデータ
及び誤り訂正符号に対応して設けられ、前記デコーダの
出力とライトデータ及び誤り訂正符号とのエクスクルー
ジブオアをとるエクスクルージブＯＲ回路とから成るこ
とを特徴とする請求項１に記載の記憶装置。 - 【請求項４】 前記設定回路は、反転ビットを指定する
ためのレジスタから成ることを特徴とする請求項１に記
載の記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000175688A JP2001351398A (ja) | 2000-06-12 | 2000-06-12 | 記憶装置 |
| US09/878,053 US20010052090A1 (en) | 2000-06-12 | 2001-06-08 | Storage device having an error correction function |
| EP01114137A EP1164589A1 (en) | 2000-06-12 | 2001-06-11 | Storage device having an error correction function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000175688A JP2001351398A (ja) | 2000-06-12 | 2000-06-12 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001351398A true JP2001351398A (ja) | 2001-12-21 |
Family
ID=18677534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000175688A Pending JP2001351398A (ja) | 2000-06-12 | 2000-06-12 | 記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20010052090A1 (ja) |
| EP (1) | EP1164589A1 (ja) |
| JP (1) | JP2001351398A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7398439B2 (en) | 2004-02-13 | 2008-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device with memory and method for memory test |
| JP2009238359A (ja) * | 2008-03-28 | 2009-10-15 | Fujitsu Microelectronics Ltd | 誤り訂正機能確認回路及び誤り訂正機能確認方法とそのコンピュータプログラム、並びに記憶装置 |
| US7613982B2 (en) | 2004-11-16 | 2009-11-03 | Samsung Electronics Co., Ltd. | Data processing apparatus and method for flash memory |
| JP2012008620A (ja) * | 2010-06-22 | 2012-01-12 | Fujitsu Ltd | エラー訂正試験方法 |
| US8159886B2 (en) | 2006-03-31 | 2012-04-17 | Fujitsu Limited | Memory device, control method for the same, control program for the same, memory card, circuit board and electronic equipment |
| WO2022085470A1 (ja) * | 2020-10-19 | 2022-04-28 | ソニーセミコンダクタソリューションズ株式会社 | メモリセルアレイユニット |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10230949B4 (de) * | 2002-07-09 | 2004-10-28 | Infineon Technologies Ag | Integrierter Mikrocontroller-Baustein und Verfahren zur Funktionsüberprüfung eines integrierten Speichers des Mikrocontroller-Bausteins |
| US7099221B2 (en) | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US7116602B2 (en) | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US6965537B1 (en) | 2004-08-31 | 2005-11-15 | Micron Technology, Inc. | Memory system and method using ECC to achieve low power refresh |
| JP4704078B2 (ja) * | 2004-12-20 | 2011-06-15 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| CN1308929C (zh) * | 2005-02-01 | 2007-04-04 | 威盛电子股份有限公司 | 一种测试光盘的制作方法 |
| US7673189B2 (en) * | 2006-02-06 | 2010-03-02 | International Business Machines Corporation | Technique for mapping goal violations to anamolies within a system |
| JPWO2007116487A1 (ja) * | 2006-03-31 | 2009-08-20 | 富士通株式会社 | メモリ装置、そのエラー訂正の支援方法、その支援プログラム、メモリ・カード、回路基板及び電子機器 |
| JPWO2007116483A1 (ja) * | 2006-03-31 | 2009-08-20 | 富士通株式会社 | メモリ装置、その制御方法、その制御プログラム、メモリ・カード、回路基板及び電子機器 |
| US7571357B2 (en) * | 2006-08-22 | 2009-08-04 | International Business Machines Corporation | Memory wrap test mode using functional read/write buffers |
| US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| JP2008217857A (ja) * | 2007-02-28 | 2008-09-18 | Toshiba Corp | メモリコントローラ及び半導体装置 |
| JP4799580B2 (ja) * | 2008-03-31 | 2011-10-26 | 株式会社東芝 | 半導体集積回路 |
| JP5283989B2 (ja) * | 2008-06-24 | 2013-09-04 | 株式会社東芝 | メモリシステム及びメモリアクセス方法 |
| JP2010225239A (ja) * | 2009-03-24 | 2010-10-07 | Toshiba Corp | 半導体集積回路およびメモリの機能検証方法 |
| US8560898B2 (en) * | 2009-05-14 | 2013-10-15 | Mediatek Inc. | Error correction method and error correction apparatus utilizing the method |
| JP5600963B2 (ja) * | 2010-02-22 | 2014-10-08 | 富士通株式会社 | 不揮発性記憶装置、及びデータ初期化方法 |
| US20110246857A1 (en) * | 2010-04-02 | 2011-10-06 | Samsung Electronics Co., Ltd. | Memory system and method |
| JP2015053096A (ja) | 2013-09-09 | 2015-03-19 | マイクロン テクノロジー， インク． | 半導体装置、及び誤り訂正方法 |
| CN104731671B (zh) * | 2013-12-20 | 2018-09-25 | 炬芯（珠海）科技有限公司 | 一种插错装置及方法、纠错码电路的验证设备和方法 |
| US10381102B2 (en) | 2014-04-30 | 2019-08-13 | Micron Technology, Inc. | Memory devices having a read function of data stored in a plurality of reference cells |
| CN104317690B (zh) * | 2014-10-21 | 2016-01-27 | 浪潮电子信息产业股份有限公司 | 一种基于ITP工具的Memory Demand Scrub测试方法 |
| US9613714B1 (en) * | 2016-01-19 | 2017-04-04 | Ememory Technology Inc. | One time programming memory cell and memory array for physically unclonable function technology and associated random code generating method |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794597A (en) * | 1986-03-28 | 1988-12-27 | Mitsubishi Denki Kabushiki Kaisha | Memory device equipped with a RAS circuit |
| JPH02166700A (ja) * | 1988-12-15 | 1990-06-27 | Samsung Electron Co Ltd | エラー検査及び訂正装置を内蔵した不揮発性半導体メモリ装置 |
| JPH0387000A (ja) * | 1989-08-30 | 1991-04-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0668700A (ja) * | 1992-08-21 | 1994-03-11 | Toshiba Corp | 半導体メモリ装置 |
-
2000
- 2000-06-12 JP JP2000175688A patent/JP2001351398A/ja active Pending
-
2001
- 2001-06-08 US US09/878,053 patent/US20010052090A1/en not_active Abandoned
- 2001-06-11 EP EP01114137A patent/EP1164589A1/en not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7398439B2 (en) | 2004-02-13 | 2008-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device with memory and method for memory test |
| US7613982B2 (en) | 2004-11-16 | 2009-11-03 | Samsung Electronics Co., Ltd. | Data processing apparatus and method for flash memory |
| US8159886B2 (en) | 2006-03-31 | 2012-04-17 | Fujitsu Limited | Memory device, control method for the same, control program for the same, memory card, circuit board and electronic equipment |
| JP2009238359A (ja) * | 2008-03-28 | 2009-10-15 | Fujitsu Microelectronics Ltd | 誤り訂正機能確認回路及び誤り訂正機能確認方法とそのコンピュータプログラム、並びに記憶装置 |
| JP2012008620A (ja) * | 2010-06-22 | 2012-01-12 | Fujitsu Ltd | エラー訂正試験方法 |
| WO2022085470A1 (ja) * | 2020-10-19 | 2022-04-28 | ソニーセミコンダクタソリューションズ株式会社 | メモリセルアレイユニット |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1164589A1 (en) | 2001-12-19 |
| US20010052090A1 (en) | 2001-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001351398A (ja) | 記憶装置 | |
| JP2005025827A (ja) | 半導体集積回路装置およびそのエラー検知訂正方法 | |
| JPH0260013B2 (ja) | ||
| KR20020029925A (ko) | 디지털 데이터의 소프트 에러를 정정하는 방법 및 장치 | |
| US7689895B2 (en) | On-the fly error checking and correction CODEC system and method for supporting non-volatile memory | |
| JPH1125689A (ja) | 半導体メモリ装置テスト方法及び半導体メモリ装置 | |
| JP2003059290A5 (ja) | ||
| JP2003059290A (ja) | 半導体メモリ装置 | |
| JP2004246754A (ja) | 半導体記憶装置およびその制御装置 | |
| JP2908272B2 (ja) | 情報処理装置 | |
| JP4742553B2 (ja) | 記憶装置 | |
| JPH04115340A (ja) | 二重化記憶回路 | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| JPH0675864A (ja) | メモリエラー回復方式 | |
| JPH10312337A (ja) | 記憶装置の試験回路 | |
| JPH06301604A (ja) | 記憶再生システム | |
| JPH04341998A (ja) | メモリ回路 | |
| JP2000099410A (ja) | メモリ制御回路と情報処理装置 | |
| JPH0520215A (ja) | 情報処理装置 | |
| JPS61192099A (ja) | 半導体記憶装置 | |
| JPH01133299A (ja) | 半導体記憶装置 | |
| JPH11167497A (ja) | メモリ再書き込み動作誤り検出装置及び方法 | |
| JPS6395550A (ja) | メモリ装置 | |
| JPS6232825B2 (ja) | ||
| JPH0327433A (ja) | 電子ディスク装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040316 |