JP2001351398A - 記憶装置 - Google Patents
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- JP2001351398A JP2001351398A JP2000175688A JP2000175688A JP2001351398A JP 2001351398 A JP2001351398 A JP 2001351398A JP 2000175688 A JP2000175688 A JP 2000175688A JP 2000175688 A JP2000175688 A JP 2000175688A JP 2001351398 A JP2001351398 A JP 2001351398A
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1816—Testing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 従来はECCエラー訂正を行わないテストモ
ードを使用しており、ユーザーが使用するパスでリード
スピード試験ができない。 【解決手段】 ライトデータ及びライトデータから生成
される誤り訂正符号のうち所定の1ビットを反転させる
1ビット反転回路5と、1ビット反転回路5に反転させ
るビットを設定する反転ビット設定レジスタ6とを含
み、リードスピード試験時に1ビット反転回路5によっ
てライトデータ及び誤り訂正符号のうち所定の1ビット
を反転させてエラービットを含むデータをメモリセル1
にライトすることにより、リード時においてエラー訂正
回路7によってデータのエラー訂正を行うように試験条
件を設定する。
ードを使用しており、ユーザーが使用するパスでリード
スピード試験ができない。 【解決手段】 ライトデータ及びライトデータから生成
される誤り訂正符号のうち所定の1ビットを反転させる
1ビット反転回路5と、1ビット反転回路5に反転させ
るビットを設定する反転ビット設定レジスタ6とを含
み、リードスピード試験時に1ビット反転回路5によっ
てライトデータ及び誤り訂正符号のうち所定の1ビット
を反転させてエラービットを含むデータをメモリセル1
にライトすることにより、リード時においてエラー訂正
回路7によってデータのエラー訂正を行うように試験条
件を設定する。
Description
【0001】
【発明の属する技術分野】本発明は、エラー訂正機能を
備えた記憶装置に関し、特に、リードスピード試験を実
際のユーザーの使用条件と同等の条件で行うことを可能
とした記憶装置に関するものである。
備えた記憶装置に関し、特に、リードスピード試験を実
際のユーザーの使用条件と同等の条件で行うことを可能
とした記憶装置に関するものである。
【0002】
【従来の技術】図3は従来例のECC(Error Correcti
ng Code )によるエラー訂正機能を備えた記憶装置の概
略構成を示すブロック図である。図3において、3はラ
イトデータを設定するライトバッファ、4はライトデー
タから誤り訂正符号を生成するECC生成回路である。
ライトデータはライトバッファ3に設定され、ライトバ
ッファ3を介してメモリセル1にライトされる。また、
ライトデータはライトバッファ3からECC生成回路4
に供給され、ECC生成回路4において誤り訂正符号が
生成され、ECC2にライトされる。ECC2は誤り訂
正符号をライトするためのメモリセルである。
ng Code )によるエラー訂正機能を備えた記憶装置の概
略構成を示すブロック図である。図3において、3はラ
イトデータを設定するライトバッファ、4はライトデー
タから誤り訂正符号を生成するECC生成回路である。
ライトデータはライトバッファ3に設定され、ライトバ
ッファ3を介してメモリセル1にライトされる。また、
ライトデータはライトバッファ3からECC生成回路4
に供給され、ECC生成回路4において誤り訂正符号が
生成され、ECC2にライトされる。ECC2は誤り訂
正符号をライトするためのメモリセルである。
【0003】一方、メモリセル1のデータをリードする
時は、メモリセル1のデータとECC2からのデータ
(誤り訂正符号)がECC訂正回路7に供給され、EC
C訂正回路7においてそれらのデータに基づいてエラー
訂正を行い、リードバッファ8に格納される。また、E
CC訂正回路7からエラー訂正を行ったどうかを示すE
CCエラー信号が出力される。
時は、メモリセル1のデータとECC2からのデータ
(誤り訂正符号)がECC訂正回路7に供給され、EC
C訂正回路7においてそれらのデータに基づいてエラー
訂正を行い、リードバッファ8に格納される。また、E
CC訂正回路7からエラー訂正を行ったどうかを示すE
CCエラー信号が出力される。
【0004】
【発明が解決しようとする課題】しかしながら、上記従
来の記憶装置では、ECCを含むすべてのメモリセルの
リードスピード試験を行うには、ECCエラー訂正を行
わないテストモード等で試験を行っているので、ユーザ
ーが実際に使用するリードモードのパスとは異なってし
まい、実際の使用条件でリードスピード試験をすること
ができなかった。また、リードモードで試験を行う時に
は、メモリセルのリードスピード特性に欠陥があって
も、ECCによって1ビットのエラーは訂正されてパス
してしまうことがあり、正確にメモリセルの各ビットの
リードスピード試験を行うことができなかった。
来の記憶装置では、ECCを含むすべてのメモリセルの
リードスピード試験を行うには、ECCエラー訂正を行
わないテストモード等で試験を行っているので、ユーザ
ーが実際に使用するリードモードのパスとは異なってし
まい、実際の使用条件でリードスピード試験をすること
ができなかった。また、リードモードで試験を行う時に
は、メモリセルのリードスピード特性に欠陥があって
も、ECCによって1ビットのエラーは訂正されてパス
してしまうことがあり、正確にメモリセルの各ビットの
リードスピード試験を行うことができなかった。
【0005】本発明は、上記従来の問題点に鑑みなされ
たもので、その目的は、リードスピード試験時にECC
によるエラー訂正が必ず行われる状態とすることによ
り、ECCを含むすべてのメモリセルのリードスピード
試験を正確に行うことが可能な記憶装置を提供すること
にある。
たもので、その目的は、リードスピード試験時にECC
によるエラー訂正が必ず行われる状態とすることによ
り、ECCを含むすべてのメモリセルのリードスピード
試験を正確に行うことが可能な記憶装置を提供すること
にある。
【0006】
【課題を解決するための手段】本発明は、上記目的を達
成するため、ライトデータから誤り訂正符号を生成する
誤り訂正符号生成回路及びリード時にメモリセルのライ
トデータのエラー訂正を行うエラー訂正回路を備えた記
憶装置において、ライトデータ及び誤り訂正符号のうち
所定の1ビットを反転させるビット反転回路と、前記ビ
ット反転回路に反転させるビットを設定する設定回路と
を含み、リードスピード試験時に前記設定回路に反転さ
せるビットを設定し、前記ビット反転回路によってライ
トデータ及び誤り訂正符号のうち前記設定回路によって
設定された1ビットを反転させてエラービットを含むデ
ータをメモリセルにライトすることにより、リード時に
おいて前記エラー訂正回路によってデータのエラー訂正
を行うように試験条件を設定することを特徴としてい
る。
成するため、ライトデータから誤り訂正符号を生成する
誤り訂正符号生成回路及びリード時にメモリセルのライ
トデータのエラー訂正を行うエラー訂正回路を備えた記
憶装置において、ライトデータ及び誤り訂正符号のうち
所定の1ビットを反転させるビット反転回路と、前記ビ
ット反転回路に反転させるビットを設定する設定回路と
を含み、リードスピード試験時に前記設定回路に反転さ
せるビットを設定し、前記ビット反転回路によってライ
トデータ及び誤り訂正符号のうち前記設定回路によって
設定された1ビットを反転させてエラービットを含むデ
ータをメモリセルにライトすることにより、リード時に
おいて前記エラー訂正回路によってデータのエラー訂正
を行うように試験条件を設定することを特徴としてい
る。
【0007】本発明においては、メモリセルのデータを
リードするリードスピード試験を行う場合、ライトデー
タ及び誤り訂正符号のうち任意の1ビットを反転させて
メモリセルにライトし、エラー訂正回路によって必ずエ
ラー訂正を行うように試験条件を設定することにより、
ユーザーが実際にリードする時のパスでECCを含むす
べてのメモリセルのリードスピード試験を行うことがで
き、また、リードスピード試験時においてメモリセルに
欠陥ビットがあっても、エラー訂正によってパスしてし
まうことがなく、すべてのメモリセルに対して正確にリ
ードスピード試験を行うことができる。
リードするリードスピード試験を行う場合、ライトデー
タ及び誤り訂正符号のうち任意の1ビットを反転させて
メモリセルにライトし、エラー訂正回路によって必ずエ
ラー訂正を行うように試験条件を設定することにより、
ユーザーが実際にリードする時のパスでECCを含むす
べてのメモリセルのリードスピード試験を行うことがで
き、また、リードスピード試験時においてメモリセルに
欠陥ビットがあっても、エラー訂正によってパスしてし
まうことがなく、すべてのメモリセルに対して正確にリ
ードスピード試験を行うことができる。
【0008】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図1は本発明の記憶
装置の一実施形態の構成を示すブロック図である。な
お、図1では図3の従来装置と同一部分は同一符号を付
して説明を省略する。即ち、メモリセル1、ECC2、
ライトバッファ3、ECC生成回路4、ECC訂正回路
7、リードバッファ8はいずれも図3のものと同じであ
る。また、本実施形態では、ライトバッファ3とメモリ
セル1との間及びECC生成回路4とECC2の間に1
ビット反転回路5が設けられている。
て図面を参照して詳細に説明する。図1は本発明の記憶
装置の一実施形態の構成を示すブロック図である。な
お、図1では図3の従来装置と同一部分は同一符号を付
して説明を省略する。即ち、メモリセル1、ECC2、
ライトバッファ3、ECC生成回路4、ECC訂正回路
7、リードバッファ8はいずれも図3のものと同じであ
る。また、本実施形態では、ライトバッファ3とメモリ
セル1との間及びECC生成回路4とECC2の間に1
ビット反転回路5が設けられている。
【0009】1ビット反転回路5は製品出荷時等にリー
ドスピード試験を行う場合に用いられ、1ビット反転回
路5はライトバッファ3に設定されたライトデータ及び
ECC生成回路4で生成された誤り訂正符号のうち、任
意の1ビットを反転させて、リードスピード試験時にE
CCによるエラー訂正が必ず行われる状態とするもので
ある。反転ビット設定レジスタ6は、この1ビット反転
回路5を制御するための回路である。
ドスピード試験を行う場合に用いられ、1ビット反転回
路5はライトバッファ3に設定されたライトデータ及び
ECC生成回路4で生成された誤り訂正符号のうち、任
意の1ビットを反転させて、リードスピード試験時にE
CCによるエラー訂正が必ず行われる状態とするもので
ある。反転ビット設定レジスタ6は、この1ビット反転
回路5を制御するための回路である。
【0010】図2は1ビット反転回路5の具体例を示す
回路図である。1ビット反転回路5は反転ビット設定レ
ジスタ6からのデータをデコードするデコーダ510、
ライトバッファ3の各出力に対応して設けられたエクス
クルージブOR回路521〜528、ECC生成回路4
の各出力に対応して設けられたエクスクルージブOR回
路531〜534から構成されている。本実施形態で
は、例えば、ライトバッファ3の出力は8ビット、EC
C生成回路4の出力は4ビットとし、合計で12個のエ
クスクルージブOR回路が設けられている。
回路図である。1ビット反転回路5は反転ビット設定レ
ジスタ6からのデータをデコードするデコーダ510、
ライトバッファ3の各出力に対応して設けられたエクス
クルージブOR回路521〜528、ECC生成回路4
の各出力に対応して設けられたエクスクルージブOR回
路531〜534から構成されている。本実施形態で
は、例えば、ライトバッファ3の出力は8ビット、EC
C生成回路4の出力は4ビットとし、合計で12個のエ
クスクルージブOR回路が設けられている。
【0011】デコーダ510は入力4ビット/出力12
ビットのデコーダから成っていて、反転ビット設定レジ
スタ6からの4ビットのデータをデコードし、12ビッ
トのデータをエクスクルージブOR回路521〜528
及びエクスクルージブOR回路531〜534に出力す
る。従って、エクスクルージブOR回路521〜528
においてそれぞれデコーダ510からのデータとライト
バッファ3からのデータとのエクスクルージブオアをと
って出力データをメモリセル1へ出力する。また、エク
スクルージブOR回路531〜534においてそれぞれ
デコーダ510からのデータとECC生成回路4からの
データとのエクスクルージブオアをとって出力データを
ECC2へ出力する。
ビットのデコーダから成っていて、反転ビット設定レジ
スタ6からの4ビットのデータをデコードし、12ビッ
トのデータをエクスクルージブOR回路521〜528
及びエクスクルージブOR回路531〜534に出力す
る。従って、エクスクルージブOR回路521〜528
においてそれぞれデコーダ510からのデータとライト
バッファ3からのデータとのエクスクルージブオアをと
って出力データをメモリセル1へ出力する。また、エク
スクルージブOR回路531〜534においてそれぞれ
デコーダ510からのデータとECC生成回路4からの
データとのエクスクルージブオアをとって出力データを
ECC2へ出力する。
【0012】次に、本実施形態の具体的な動作について
説明する、まず、製品出荷時等にリードスピード試験を
行う場合、ライトバッファ3に所定のデータを設定し、
反転ビット設定レジスタ6に反転させるビットを設定す
る。例えば、ライトバッファ3に8ビットのライトデー
タ“00010001”、反転ビット設定レジスタ6に“7”を
設定すると、ECC生成回路4では4ビットのECC
“0110”が生成される。ここでは、例えば、反転ビット
設定レジスタ6に“7”を設定することによってデータ
の下位ビットから7ビット目を反転させている。
説明する、まず、製品出荷時等にリードスピード試験を
行う場合、ライトバッファ3に所定のデータを設定し、
反転ビット設定レジスタ6に反転させるビットを設定す
る。例えば、ライトバッファ3に8ビットのライトデー
タ“00010001”、反転ビット設定レジスタ6に“7”を
設定すると、ECC生成回路4では4ビットのECC
“0110”が生成される。ここでは、例えば、反転ビット
設定レジスタ6に“7”を設定することによってデータ
の下位ビットから7ビット目を反転させている。
【0013】この結果、反転ビット設定レジスタ6の出
力“7”が、入力4ビット/出力12ビットのデコーダ
510で“000001000000”のデータにデコードされ、そ
のうちの上位8ビットはライトバッファ3の出力に対応
するエクスクルージブOR回路521〜528に、下位
4ビットはECC生成回路4の出力に対応するエクスク
ルージブOR回路531〜534にそれぞれ供給され
る。7ビット目の“1”はエクスクルージブOR回路5
23に供給される。
力“7”が、入力4ビット/出力12ビットのデコーダ
510で“000001000000”のデータにデコードされ、そ
のうちの上位8ビットはライトバッファ3の出力に対応
するエクスクルージブOR回路521〜528に、下位
4ビットはECC生成回路4の出力に対応するエクスク
ルージブOR回路531〜534にそれぞれ供給され
る。7ビット目の“1”はエクスクルージブOR回路5
23に供給される。
【0014】エクスクルージブOR回路521〜528
においてはデコーダ510からの上位8ビットのデータ
とライトバッファ3からの8ビットのデータ“0001000
1”とのエクスクルージブオアがとられ、エクスクルー
ジブOR回路531〜534においてはデコーダ510
からの下位4ビットのデータとECC生成回路4からの
データ“0110”とのエクスクルージブオアがとられる。
その結果、1ビット反転回路5からデータ“00010101”
及び“0110”が出力され、データ“00010101”がメモリ
セル1に、データ“0110”がECC2にそれぞれライト
される。このようにしてライトバッファ3のライトデー
タ及びECC生成回路4の誤り訂正符号のうち、任意の
1ビットを反転させて1ビットエラーが発生した状態で
データをメモリセル1及びECC2にライトする。
においてはデコーダ510からの上位8ビットのデータ
とライトバッファ3からの8ビットのデータ“0001000
1”とのエクスクルージブオアがとられ、エクスクルー
ジブOR回路531〜534においてはデコーダ510
からの下位4ビットのデータとECC生成回路4からの
データ“0110”とのエクスクルージブオアがとられる。
その結果、1ビット反転回路5からデータ“00010101”
及び“0110”が出力され、データ“00010101”がメモリ
セル1に、データ“0110”がECC2にそれぞれライト
される。このようにしてライトバッファ3のライトデー
タ及びECC生成回路4の誤り訂正符号のうち、任意の
1ビットを反転させて1ビットエラーが発生した状態で
データをメモリセル1及びECC2にライトする。
【0015】次に、このデータをリードする場合、所定
のリードスピード(規格で決められた周波数や時間)で
メモリセル1及びECC2のデータがリードされる。こ
の場合は、メモリセル1から1ビットエラーのあるデー
タ“00010101”、ECC2からデータ“0110”がリード
され、ECC訂正回路7に供給される。ECC訂正回路
7ではそれらのデータに基づいてエラー訂正を行い、エ
ラー訂正が正しく行われたことを示すECCエラー信号
“1”が出力され、リードバッファ8に正しいデータ
“00010001”が格納される。
のリードスピード(規格で決められた周波数や時間)で
メモリセル1及びECC2のデータがリードされる。こ
の場合は、メモリセル1から1ビットエラーのあるデー
タ“00010101”、ECC2からデータ“0110”がリード
され、ECC訂正回路7に供給される。ECC訂正回路
7ではそれらのデータに基づいてエラー訂正を行い、エ
ラー訂正が正しく行われたことを示すECCエラー信号
“1”が出力され、リードバッファ8に正しいデータ
“00010001”が格納される。
【0016】ここで、リードバッファ8に格納されたリ
ードデータが正しく、ECCエラー信号が“1”であれ
ば、メモリセル1及びECC2の合計12ビットのデー
タを正しくリードできたことになる。一方、記憶装置の
メモリセルの中には、試験を行うスピードでリードでき
ない欠陥ビットが存在することがある。この場合、1ビ
ット反転回路5によって反転させたビット以外に欠陥ビ
ットがあるものとし、例えば、ECC2の出力データが
“0100”の場合、リードバッファ8に正しいデータが格
納されずにリードエラーとなる。
ードデータが正しく、ECCエラー信号が“1”であれ
ば、メモリセル1及びECC2の合計12ビットのデー
タを正しくリードできたことになる。一方、記憶装置の
メモリセルの中には、試験を行うスピードでリードでき
ない欠陥ビットが存在することがある。この場合、1ビ
ット反転回路5によって反転させたビット以外に欠陥ビ
ットがあるものとし、例えば、ECC2の出力データが
“0100”の場合、リードバッファ8に正しいデータが格
納されずにリードエラーとなる。
【0017】また、1ビット反転回路5によって反転さ
せたビットと欠陥ビットが同じであるものとし、ビット
を正しくリードできずにメモリセル1の出力データが
“00010001”の場合、リードバッファ8には正しいデー
タが格納されるが、ECC訂正回路7からのECCエラ
ー信号は“0”となるので、エラー訂正は正しく行われ
なかったことを示し、反転されたビットを正しくリード
できなかったことを検出することができる。
せたビットと欠陥ビットが同じであるものとし、ビット
を正しくリードできずにメモリセル1の出力データが
“00010001”の場合、リードバッファ8には正しいデー
タが格納されるが、ECC訂正回路7からのECCエラ
ー信号は“0”となるので、エラー訂正は正しく行われ
なかったことを示し、反転されたビットを正しくリード
できなかったことを検出することができる。
【0018】このように本実施形態では、リードスピー
ド試験を行う場合、ライトデータ及び誤り訂正符号のう
ち、任意の1ビットを反転させてデータをメモリセルに
ライトし、ECCによるエラー訂正が必ず行われる状態
に試験条件を設定しているので、ユーザーが実際にデー
タをリードする時のパスでECCを含むすべてのメモリ
セルのリードスピード試験を行うことができる。また、
メモリセルに欠陥ビットがあっても、ECCによって1
ビットのエラーが訂正されてパスしてしまうことがない
ため、すべてのメモリセルについて正確にリードスピー
ト試験を行うことができる。
ド試験を行う場合、ライトデータ及び誤り訂正符号のう
ち、任意の1ビットを反転させてデータをメモリセルに
ライトし、ECCによるエラー訂正が必ず行われる状態
に試験条件を設定しているので、ユーザーが実際にデー
タをリードする時のパスでECCを含むすべてのメモリ
セルのリードスピード試験を行うことができる。また、
メモリセルに欠陥ビットがあっても、ECCによって1
ビットのエラーが訂正されてパスしてしまうことがない
ため、すべてのメモリセルについて正確にリードスピー
ト試験を行うことができる。
【0019】なお、以上の実施形態では、反転ビット設
定レジスタ6に“7”を設定してライトデータ及び誤り
訂正符号のうち下位ビットから7ビット目を反転させる
と説明したが、ライトバッファ3のライトデータ及びE
CC2のデータのうちどのビットを反転させてもよい。
また、以上の実施形態では、1ビット反転回路5をデコ
ーダやエクスクルージブOR回路で構成したが、これ以
外にも様々な形態があることは言うまでもない。更に、
1ビット反転回路5、反転ビット設定レジスタ6はリー
ドスピード試験時のみ用いられ、製品出荷後のユーザー
使用時には動作せず、データの反転は行わない。
定レジスタ6に“7”を設定してライトデータ及び誤り
訂正符号のうち下位ビットから7ビット目を反転させる
と説明したが、ライトバッファ3のライトデータ及びE
CC2のデータのうちどのビットを反転させてもよい。
また、以上の実施形態では、1ビット反転回路5をデコ
ーダやエクスクルージブOR回路で構成したが、これ以
外にも様々な形態があることは言うまでもない。更に、
1ビット反転回路5、反転ビット設定レジスタ6はリー
ドスピード試験時のみ用いられ、製品出荷後のユーザー
使用時には動作せず、データの反転は行わない。
【0020】
【発明の効果】以上説明したように本発明によれば、リ
ードスピード試験を行う場合、ライトデータ及び誤り訂
正符号のうち任意の1ビットを反転させてメモリセルに
ライトし、エラー訂正回路によって必ずエラー訂正を行
うように試験条件を設定しているので、ユーザーが実際
にデータをリードする時のパスでECCを含むすべての
メモリセルのリードスピード試験を行うことができる。
また、リードスピード試験時においてメモリセルに欠陥
ビットがあっても、エラー訂正によってパスしてしまう
ことがなく、すべてのメモリセルに対して正確にリード
スピード試験を行うことができる。
ードスピード試験を行う場合、ライトデータ及び誤り訂
正符号のうち任意の1ビットを反転させてメモリセルに
ライトし、エラー訂正回路によって必ずエラー訂正を行
うように試験条件を設定しているので、ユーザーが実際
にデータをリードする時のパスでECCを含むすべての
メモリセルのリードスピード試験を行うことができる。
また、リードスピード試験時においてメモリセルに欠陥
ビットがあっても、エラー訂正によってパスしてしまう
ことがなく、すべてのメモリセルに対して正確にリード
スピード試験を行うことができる。
【図1】本発明の記憶装置の一実施形態の構成を示すブ
ロック図である。
ロック図である。
【図2】図1の記憶装置の1ビット反転回路の具体例を
示す回路図である。
示す回路図である。
【図3】従来例の記憶装置の構成を示すブロック図であ
る。
る。
1 メモリセル 2 ECC 3 ライトバッファ 4 ECC生成回路 5 1ビット反転回路 6 反転ビット設定レジスタ 7 ECC訂正回路 8 リードバッファ 510 デコーダ 521〜528 エクスクルージブOR回路 531〜534 エクスクルージブOR回路
Claims (4)
- 【請求項1】 ライトデータから誤り訂正符号を生成す
る誤り訂正符号生成回路及びリード時にメモリセルのラ
イトデータのエラー訂正を行うエラー訂正回路を備えた
記憶装置において、ライトデータ及び誤り訂正符号のう
ち所定の1ビットを反転させるビット反転回路と、前記
ビット反転回路に反転させるビットを設定する設定回路
とを含み、リードスピード試験時に前記設定回路に反転
させるビットを設定し、前記ビット反転回路によってラ
イトデータ及び誤り訂正符号のうち前記設定回路によっ
て設定された1ビットを反転させてエラービットを含む
データをメモリセルにライトすることにより、リード時
において前記エラー訂正回路によってデータのエラー訂
正を行うように試験条件を設定することを特徴とする記
憶装置。 - 【請求項2】 前記ビット反転回路は、リードスピード
試験時以外はデータの反転を行わないことを特徴とする
請求項1に記載の記憶装置。 - 【請求項3】 前記ビット反転回路は、前記設定回路か
らのデータをデコードするデコーダと、各ライトデータ
及び誤り訂正符号に対応して設けられ、前記デコーダの
出力とライトデータ及び誤り訂正符号とのエクスクルー
ジブオアをとるエクスクルージブOR回路とから成るこ
とを特徴とする請求項1に記載の記憶装置。 - 【請求項4】 前記設定回路は、反転ビットを指定する
ためのレジスタから成ることを特徴とする請求項1に記
載の記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
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