JP3123855B2 - メモリ装置のパトロール制御回路 - Google Patents
メモリ装置のパトロール制御回路Info
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- JP3123855B2 JP3123855B2 JP05113523A JP11352393A JP3123855B2 JP 3123855 B2 JP3123855 B2 JP 3123855B2 JP 05113523 A JP05113523 A JP 05113523A JP 11352393 A JP11352393 A JP 11352393A JP 3123855 B2 JP3123855 B2 JP 3123855B2
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Description
【0001】
【産業上の利用分野】本発明はメモリ装置のパトロール
制御回路に関し、特にそのパトロールアドレスの生成機
能にに関する。
制御回路に関し、特にそのパトロールアドレスの生成機
能にに関する。
【0002】
【従来の技術】従来のメモリ装置のパトロール制御回路
は、1個のアドレスカウンタを有するのみであり、その
1個のアドレスカウンタによってパトロールアドレスを
生成してメモリ部の全てのアドレスに対して均一にパト
ロールを行い、訂正可能なエラーがあったときは、その
訂正と再書込みとを行っている。
は、1個のアドレスカウンタを有するのみであり、その
1個のアドレスカウンタによってパトロールアドレスを
生成してメモリ部の全てのアドレスに対して均一にパト
ロールを行い、訂正可能なエラーがあったときは、その
訂正と再書込みとを行っている。
【0003】しかしながら、メモリ装置のメモリ部は、
OSで使用するデータを記憶する領域のように、最初に
一度データが書込まれると、以後は頻繁に読出し動作の
みが行われて書込み動作が殆ど行われない領域と、通常
の書込み/読出し動作を行う領域のように、常に書込み
動作と読出し動作とが行われる領域とに分けて使用され
るのが一般的である。
OSで使用するデータを記憶する領域のように、最初に
一度データが書込まれると、以後は頻繁に読出し動作の
みが行われて書込み動作が殆ど行われない領域と、通常
の書込み/読出し動作を行う領域のように、常に書込み
動作と読出し動作とが行われる領域とに分けて使用され
るのが一般的である。
【0004】ソフトエラーによる1ビットエラーが発生
したとき、後者の領域は、次の書込み命令によって直に
正常なデータの書込みが行われるか、またはパトロール
動作に伴うデータの再書込みが行われて、その救済がな
されるが、前者の領域は、書込み命令が非常に少ないた
め、パトロール動作に伴うデータの再書込みが行われる
まで誤ったデータを保持している。通常大型のメモリ装
置においては、メモリ部の全てのアドレスに対するパト
ロールが終了するまでに数十時間を必要とするため、前
者の領域において他の1ビットエラーと重なる確率が高
いが、従来のメモリ装置のパトロール制御回路は、上記
の2種の領域に対して同じ頻度でパトロールを行ってい
る。
したとき、後者の領域は、次の書込み命令によって直に
正常なデータの書込みが行われるか、またはパトロール
動作に伴うデータの再書込みが行われて、その救済がな
されるが、前者の領域は、書込み命令が非常に少ないた
め、パトロール動作に伴うデータの再書込みが行われる
まで誤ったデータを保持している。通常大型のメモリ装
置においては、メモリ部の全てのアドレスに対するパト
ロールが終了するまでに数十時間を必要とするため、前
者の領域において他の1ビットエラーと重なる確率が高
いが、従来のメモリ装置のパトロール制御回路は、上記
の2種の領域に対して同じ頻度でパトロールを行ってい
る。
【0005】
【発明が解決しようとする課題】上述したように、従来
のメモリ装置のパトロール制御回路は、書込み命令が非
常に少ない領域でソフトエラーによる1ビットエラーが
発生したとき、パトロール動作に伴うデータの再書込み
が行われるまで誤ったデータを長時間保持しているた
め、他の1ビットエラーと重なる確率が高く、これが訂
正不能エラーによるシステムダウンを引起す原因となる
という問題点を有していいる。
のメモリ装置のパトロール制御回路は、書込み命令が非
常に少ない領域でソフトエラーによる1ビットエラーが
発生したとき、パトロール動作に伴うデータの再書込み
が行われるまで誤ったデータを長時間保持しているた
め、他の1ビットエラーと重なる確率が高く、これが訂
正不能エラーによるシステムダウンを引起す原因となる
という問題点を有していいる。
【0006】
【課題を解決するための手段】本発明のメモリ装置のパ
トロール制御回路は、メモリ部の書込み命令が少ない第
一の領域と書込み命令が多い第二の領域とのそれぞれの
パトロールアドレスを出力する第一および第二のアドレ
スカウンタと、パトロール動作時に前記第一および第二
のアドレスカウンタからの前記パトロールアドレスを一
定の周期で切替えるための第一のセレクト信号と前記パ
トロールアドレスとノーマル動作時のアドレスとを切替
えるための第二のセレクト信号とを出力するタイミング
制御回路と、前記第一のセレクト信号を入力して2種の
前記パトロールアドレスのうちの一方を選択するセレク
タとを備えるている。
トロール制御回路は、メモリ部の書込み命令が少ない第
一の領域と書込み命令が多い第二の領域とのそれぞれの
パトロールアドレスを出力する第一および第二のアドレ
スカウンタと、パトロール動作時に前記第一および第二
のアドレスカウンタからの前記パトロールアドレスを一
定の周期で切替えるための第一のセレクト信号と前記パ
トロールアドレスとノーマル動作時のアドレスとを切替
えるための第二のセレクト信号とを出力するタイミング
制御回路と、前記第一のセレクト信号を入力して2種の
前記パトロールアドレスのうちの一方を選択するセレク
タとを備えるている。
【0007】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0008】図1は本発明の一実施例を示すブロック図
である。
である。
【0009】図1において、パトロール制御回路1は、
アドレスカウンタ2および3と、タイミング制御回路4
と、セレクタ14とを備えており、一定の周期でメモリ
部5のパトロールを行う。
アドレスカウンタ2および3と、タイミング制御回路4
と、セレクタ14とを備えており、一定の周期でメモリ
部5のパトロールを行う。
【0010】アドレスカウンタ2は、メモリ部5の書込
み命令が非常に少ない領域である第一領域6(S0 〜S
1 )に対するパトロールアドレスを決定する。アドレス
カウンタ4は、メモリ部5の通常の書込み/読出し動作
を行う領域である第二領域7(S1 〜Sn )に対するパ
トロールアドレスを決定する。
み命令が非常に少ない領域である第一領域6(S0 〜S
1 )に対するパトロールアドレスを決定する。アドレス
カウンタ4は、メモリ部5の通常の書込み/読出し動作
を行う領域である第二領域7(S1 〜Sn )に対するパ
トロールアドレスを決定する。
【0011】タイミング制御回路4は、アドレスカウン
タ2および3から出力されるパトロールアドレスを一定
の周期で切替えるための第一のセレクト信号15と、セ
レクタ14からのパトロールアドレス(アドレス)10
とノーマル動作時のアドレス16とを切替えるための第
二のセレクト信号18とを出力する。
タ2および3から出力されるパトロールアドレスを一定
の周期で切替えるための第一のセレクト信号15と、セ
レクタ14からのパトロールアドレス(アドレス)10
とノーマル動作時のアドレス16とを切替えるための第
二のセレクト信号18とを出力する。
【0012】セレクタ14は、アドレスカウンタ2およ
び3から出力されるパトロールアドレスを入力し、セレ
クト信号15によってそれらのうちの何れか一方を選択
する。
び3から出力されるパトロールアドレスを入力し、セレ
クト信号15によってそれらのうちの何れか一方を選択
する。
【0013】1ビットエラー検出訂正回路9は、メモリ
部5から読出された読出しデータ11を入力して1ビッ
トエラーの検出と訂正とを行い、訂正データ12をチェ
ックビット生成回路8に送出する。
部5から読出された読出しデータ11を入力して1ビッ
トエラーの検出と訂正とを行い、訂正データ12をチェ
ックビット生成回路8に送出する。
【0014】チェックビット生成回路8は、訂正データ
12にチェックビットを付加し、書込みータ13として
メモリ部5に送出する。
12にチェックビットを付加し、書込みータ13として
メモリ部5に送出する。
【0015】セレクタ19は、セレクタ14からのアド
レス10とノーマル動作時のアドレス16とを入力し、
セレクト信号18によってそれらのうちの何れか一方を
選択してアドレス17としてメモリ部5に送出する。
レス10とノーマル動作時のアドレス16とを入力し、
セレクト信号18によってそれらのうちの何れか一方を
選択してアドレス17としてメモリ部5に送出する。
【0016】次に、上述のように構成したパトロール制
御回路の動作について説明する。
御回路の動作について説明する。
【0017】パトロール制御回路1によってパトロール
動作が開始されると、まずアドレスカウンタ2がメモリ
部5の第一領域6のアドレスS0 〜S1 を順次出力し、
セレクタ14は、タイミング制御回路4からのセレクト
信号15によってそれを選択してアドレス10として出
力する。このアドレス10は、セレクタ19に入力し、
タイミング制御回路4からのセレクト信号18によって
選択されてアドレス17としてメモリ部5に対して送出
される。
動作が開始されると、まずアドレスカウンタ2がメモリ
部5の第一領域6のアドレスS0 〜S1 を順次出力し、
セレクタ14は、タイミング制御回路4からのセレクト
信号15によってそれを選択してアドレス10として出
力する。このアドレス10は、セレクタ19に入力し、
タイミング制御回路4からのセレクト信号18によって
選択されてアドレス17としてメモリ部5に対して送出
される。
【0018】メモリ部5は、アドレス17によって指定
された領域に記憶しているデータを読出し、読出しデー
タ11として1ビットエラー検出訂正回路9に対して送
出する。
された領域に記憶しているデータを読出し、読出しデー
タ11として1ビットエラー検出訂正回路9に対して送
出する。
【0019】1ビットエラー検出訂正回路9は、読出し
データ11中に1ビットエラーがあるか否かを検出し、
1ビットエラーがあった場合はそれを訂正して訂正デー
タ12としてチェックビット生成回路8に対して送出す
る。
データ11中に1ビットエラーがあるか否かを検出し、
1ビットエラーがあった場合はそれを訂正して訂正デー
タ12としてチェックビット生成回路8に対して送出す
る。
【0020】チェックビット生成回路8は、入力した訂
正データ12にチェックビットを付加し、それを書込み
データ13としてメモリ部5に送出する。
正データ12にチェックビットを付加し、それを書込み
データ13としてメモリ部5に送出する。
【0021】メモリ部5は、書込みデータ13を元のア
ドレスの領域に再び書込む。
ドレスの領域に再び書込む。
【0022】第一領域6の全アドレスS0 〜S1 に対し
て上述のパトロール動作が終了すると、アドレスカウン
タ3がメモリ部5の第二領域7のアドレスの出力を開始
する。
て上述のパトロール動作が終了すると、アドレスカウン
タ3がメモリ部5の第二領域7のアドレスの出力を開始
する。
【0023】セレクタ14は、タイミング制御回路4か
らのセレクト信号15によってアドレスカウンタ3の出
力信号を選択してアドレス10として出力する。
らのセレクト信号15によってアドレスカウンタ3の出
力信号を選択してアドレス10として出力する。
【0024】以下上述の手順によって第二領域7のうち
のアドレスS2 まで上述のパトロール動作を行う。
のアドレスS2 まで上述のパトロール動作を行う。
【0025】第二領域7のアドレスS1 〜S2 に対する
パトロール動作が終了すると、アドレスカウンタ3は出
力を停止し、セレクタ14は、再びアドレスカウンタ2
の出力信号を選択し、第一領域6のパトロール動作が行
われる。
パトロール動作が終了すると、アドレスカウンタ3は出
力を停止し、セレクタ14は、再びアドレスカウンタ2
の出力信号を選択し、第一領域6のパトロール動作が行
われる。
【0026】この第一領域6のパトロール動作が終了す
ると、アドレスカウンタ3は、メモリ部5の第二領域7
のアドレスS2 〜S3 の出力を開始し、この間の領域の
パトロールを行う。
ると、アドレスカウンタ3は、メモリ部5の第二領域7
のアドレスS2 〜S3 の出力を開始し、この間の領域の
パトロールを行う。
【0027】以上の動作を反復し、第二領域7のアドレ
スSn-1 〜Sn まで第一領域6と第二領域7とを交互に
パトロールする。これにより、第一領域6が頻繁にパト
ロールされるため、メモリ部5の全体に対して効率よく
1ビットエラーの救済を行うことができる。
スSn-1 〜Sn まで第一領域6と第二領域7とを交互に
パトロールする。これにより、第一領域6が頻繁にパト
ロールされるため、メモリ部5の全体に対して効率よく
1ビットエラーの救済を行うことができる。
【0028】
【発明の効果】以上説明したように、本発明のメモリ装
置のパトロール制御回路は、メモリ装置のメモリ部を、
主として読出し動作のみが頻繁に行われて書込み動作が
殆ど行われない第一領域と、常に書込み動作と読出し動
作との両者が行われる第二領域とに分け、第一領域に対
するパトロール動作と第二領域に対するパトロール動作
とを一定周期で交互に行うように切替えることにより、
第一領域に対するパトロール動作を頻繁に行うことが可
能になるという効果があり、従って第一領域におけるソ
フトエラーによる1ビットエラーを早い時点で救済でき
るため、他の1ビットエラーと重って訂正不能エラーと
なってシステムダウンを引起すのを防止できるという効
果がある。
置のパトロール制御回路は、メモリ装置のメモリ部を、
主として読出し動作のみが頻繁に行われて書込み動作が
殆ど行われない第一領域と、常に書込み動作と読出し動
作との両者が行われる第二領域とに分け、第一領域に対
するパトロール動作と第二領域に対するパトロール動作
とを一定周期で交互に行うように切替えることにより、
第一領域に対するパトロール動作を頻繁に行うことが可
能になるという効果があり、従って第一領域におけるソ
フトエラーによる1ビットエラーを早い時点で救済でき
るため、他の1ビットエラーと重って訂正不能エラーと
なってシステムダウンを引起すのを防止できるという効
果がある。
【図1】本発明の一実施例を示すブロック図である。
1 パトロール制御回路 2・3 アドレスカウンタ 4 タイミング制御回路 5 メモリ部 6 第一領域 7 第二領域 8 チェックビット生成回路 9 1ビットエラー検出訂正回路 10 パトロールアドレス(アドレス) 11 読出しデータ 12 訂正データ 13 書込みデータ 14・19 セレクタ 15・18 セレクト信号 16・17 アドレス
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G06F 12/16 G11C 29/00 G11C 11/34
Claims (1)
- 【請求項1】 メモリ部の書込み命令が少ない第一の領
域と書込み命令が多い第二の領域とのそれぞれのパトロ
ールアドレスを出力する第一および第二のアドレスカウ
ンタと、パトロール動作時に前記第一および第二のアド
レスカウンタからの前記パトロールアドレスを一定の周
期で切替えるための第一のセレクト信号と前記パトロー
ルアドレスとノーマル動作時のアドレスとを切替えるた
めの第二のセレクト信号とを出力するタイミング制御回
路と、前記第一のセレクト信号を入力して2種の前記パ
トロールアドレスのうちの一方を選択するセレクタとを
備えることを特徴とするメモリ装置のパトロール制御回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05113523A JP3123855B2 (ja) | 1993-05-17 | 1993-05-17 | メモリ装置のパトロール制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05113523A JP3123855B2 (ja) | 1993-05-17 | 1993-05-17 | メモリ装置のパトロール制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06324952A JPH06324952A (ja) | 1994-11-25 |
JP3123855B2 true JP3123855B2 (ja) | 2001-01-15 |
Family
ID=14614506
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05113523A Expired - Fee Related JP3123855B2 (ja) | 1993-05-17 | 1993-05-17 | メモリ装置のパトロール制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3123855B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3271685B2 (ja) * | 1995-07-27 | 2002-04-02 | 甲府日本電気株式会社 | パトロール方式を採用した記憶装置 |
JP6838403B2 (ja) | 2017-01-12 | 2021-03-03 | 富士通オプティカルコンポーネンツ株式会社 | 処理装置 |
-
1993
- 1993-05-17 JP JP05113523A patent/JP3123855B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06324952A (ja) | 1994-11-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001003 |
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R250 | Receipt of annual fees |
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LAPS | Cancellation because of no payment of annual fees |