JPH0583003B2 - - Google Patents
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- JPH0583003B2 JPH0583003B2 JP60181592A JP18159285A JPH0583003B2 JP H0583003 B2 JPH0583003 B2 JP H0583003B2 JP 60181592 A JP60181592 A JP 60181592A JP 18159285 A JP18159285 A JP 18159285A JP H0583003 B2 JPH0583003 B2 JP H0583003B2
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- transistors
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- 230000003321 amplification Effects 0.000 claims description 4
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 2
- 230000007423 decrease Effects 0.000 description 6
- 230000001419 dependent effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
- H03F3/16—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only with field-effect devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
- H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
- H03F1/0261—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers with control of the polarisation voltage or current, e.g. gliding Class A
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
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- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
本発明は、同一導電型式の第１トランジスタお
よび第２トランジスタを備え、これらの各トラン
ジスタが入力信号を供給される制御端子、第１主
端子および第２主端子を有し、第１主端子を共通
端子に接続し、 入力信号に依存するバイアス電流を共通端子に
供給するバイアス電流供給手段を備え、バイアス
電流供給手段に第３トランジスタおよび第４トラ
ンジスタを設け、これらの各トランジスタが制御
端子並びに第１および第２主端子を有し、第３ト
ランジスタおよび第４トランジスタにおける電流
がそれぞれ第１トランジスタおよび第２トランジ
スタにおける電流の目安となる増幅装置に関す
る。
よび第２トランジスタを備え、これらの各トラン
ジスタが入力信号を供給される制御端子、第１主
端子および第２主端子を有し、第１主端子を共通
端子に接続し、 入力信号に依存するバイアス電流を共通端子に
供給するバイアス電流供給手段を備え、バイアス
電流供給手段に第３トランジスタおよび第４トラ
ンジスタを設け、これらの各トランジスタが制御
端子並びに第１および第２主端子を有し、第３ト
ランジスタおよび第４トランジスタにおける電流
がそれぞれ第１トランジスタおよび第２トランジ
スタにおける電流の目安となる増幅装置に関す
る。
本明細書において第１主端子および第２主端子
は、ユニポーラトランジスタの場合にはそれぞれ
ソース電極およびドレイン電極であり、バイポー
ラトランジスタの場合にはそれぞれエミツタおよ
びコレクタである。
は、ユニポーラトランジスタの場合にはそれぞれ
ソース電極およびドレイン電極であり、バイポー
ラトランジスタの場合にはそれぞれエミツタおよ
びコレクタである。
かかる回路配置は集積回路において汎用するの
に好適であり、特にスイツチト・キヤパシタ・フ
イルタ回路に好適である。
に好適であり、特にスイツチト・キヤパシタ・フ
イルタ回路に好適である。
集積回路においては、これにおいて使用される
増幅回路の電力消散を最小にすることが重要であ
る。これは増幅装置に対するバイアス電流を小さ
く選定することによつて達成できる。しかしバイ
アス電流を小さくすると増幅装置のスルーレート
が制限される。用語“スルーレート”は、増幅装
置の負荷が容量性の場合における出力信号の最大
変化レートを意味する。このスルーレートは増幅
装置のバイアス電流に比例する。高いスルーレー
トと共に低い電力消散を得るため、入力信号が増
大するにつれ増幅装置のバイアス電流を増大させ
ることは既知である。かかる解決策は特に、論文
“セレクテイブ・バイアシング・シーモス・アン
プリフアイヤーズ（Selective Biasing CMOS
amplifiers）”アイ・イー・イー・・イー・ジヤ
ーナル・オブ・ソリド・ステート・サーキツツ
（IEEE Journal of Silid−State Circuits）、
Vol.SC−17，No.３，June 1982，第522〜528頁に
記載されている。この論文においては、小さい一
定バイアス電流に、増幅トランジスタにおける電
流の差の絶対値に比例する信号依存電流を付加す
ることが提案されている。この回路配置ではこれ
を達成するのにバイアス電流の正帰還を行い、帰
還量を増幅回路の出力電流差に依存するようにし
ている。しかしバイアス電流が正確には規定され
ず、その理由は正帰還によりバイアス電流が必要
とされるより大きい範囲まで増大してしまうから
である。これによつても不必要に高い電力消散が
起る。従つて本発明の目的は、信号依存バイアス
電流を使用しかつ電力消散を極めて小さくした増
幅装置を提供するにある。かかる目的を達成する
ため本発明の増幅装置は、基準電流と、第３トラ
ンジスタおよび第４トランジスタにおける電流の
うち小さい方の電流との差の目安となる制御信号
を発生する制御信号発生手段と、 共通端子に供給されるバイアス電流を制御する
ことにより制御信号発生手段からの制御信号を最
小にする負帰還手段とを備えたことを特徴とす
る。
増幅回路の電力消散を最小にすることが重要であ
る。これは増幅装置に対するバイアス電流を小さ
く選定することによつて達成できる。しかしバイ
アス電流を小さくすると増幅装置のスルーレート
が制限される。用語“スルーレート”は、増幅装
置の負荷が容量性の場合における出力信号の最大
変化レートを意味する。このスルーレートは増幅
装置のバイアス電流に比例する。高いスルーレー
トと共に低い電力消散を得るため、入力信号が増
大するにつれ増幅装置のバイアス電流を増大させ
ることは既知である。かかる解決策は特に、論文
“セレクテイブ・バイアシング・シーモス・アン
プリフアイヤーズ（Selective Biasing CMOS
amplifiers）”アイ・イー・イー・・イー・ジヤ
ーナル・オブ・ソリド・ステート・サーキツツ
（IEEE Journal of Silid−State Circuits）、
Vol.SC−17，No.３，June 1982，第522〜528頁に
記載されている。この論文においては、小さい一
定バイアス電流に、増幅トランジスタにおける電
流の差の絶対値に比例する信号依存電流を付加す
ることが提案されている。この回路配置ではこれ
を達成するのにバイアス電流の正帰還を行い、帰
還量を増幅回路の出力電流差に依存するようにし
ている。しかしバイアス電流が正確には規定され
ず、その理由は正帰還によりバイアス電流が必要
とされるより大きい範囲まで増大してしまうから
である。これによつても不必要に高い電力消散が
起る。従つて本発明の目的は、信号依存バイアス
電流を使用しかつ電力消散を極めて小さくした増
幅装置を提供するにある。かかる目的を達成する
ため本発明の増幅装置は、基準電流と、第３トラ
ンジスタおよび第４トランジスタにおける電流の
うち小さい方の電流との差の目安となる制御信号
を発生する制御信号発生手段と、 共通端子に供給されるバイアス電流を制御する
ことにより制御信号発生手段からの制御信号を最
小にする負帰還手段とを備えたことを特徴とす
る。
本発明による増幅装置は、負帰還を使用して任
意の入力電圧におけるバイアス電流を、第３トラ
ンジスタおよび第４トランジスタにおける電流の
うち小さい方の電流が基準電流にほぼ等しくなる
ように制御する。従つて、入力信号が増大すると
大きい方の電流が増大し続けるので、バイアス電
流も増大し続ける。バイアス電流は必要な範囲よ
り大きい範囲へは最早や増大せず、その理由は第
３トランジスタおよび第４トランジスタにおける
電流のうち小さい方の電流が、極めて小さく選定
できる基準電流にほぼ等しくなるよう制御される
からである。この制御は負帰還ループにおける高
いループ利得と共に極めて迅速かつ正確に実現す
ることができる。
意の入力電圧におけるバイアス電流を、第３トラ
ンジスタおよび第４トランジスタにおける電流の
うち小さい方の電流が基準電流にほぼ等しくなる
ように制御する。従つて、入力信号が増大すると
大きい方の電流が増大し続けるので、バイアス電
流も増大し続ける。バイアス電流は必要な範囲よ
り大きい範囲へは最早や増大せず、その理由は第
３トランジスタおよび第４トランジスタにおける
電流のうち小さい方の電流が、極めて小さく選定
できる基準電流にほぼ等しくなるよう制御される
からである。この制御は負帰還ループにおける高
いループ利得と共に極めて迅速かつ正確に実現す
ることができる。
第３トランジスタおよび第４トランジスタを第
１トランジスタおよび第２トランジスタの制御端
子にそれぞれ接続し、かつ第３トランジスタおよ
び第４トランジスタの第１主端子を共通端子に接
続することができる。第３トランジスタおよび第
４トランジスタをかかる態様で配設することによ
りこれらトランジスタには第１トランジスタおよ
び第２トランジスタと同じ入力信号が供給される
ので、第３および第４トランジスタにおける電流
は第１および第２トランジスタにおける電流に比
例し、比例係数はトランジスタの相対的幾何学的
構造によつて決まる。第１トランジスタおよび第
２トランジスタがそれぞれ負荷トランジスタによ
り負荷された場合、他の実施例において、第３ト
ランジスタおよび第４トランジスタの入力端子を
これら負荷トランジスタとそれぞれ並列に配設す
ることができる。
１トランジスタおよび第２トランジスタの制御端
子にそれぞれ接続し、かつ第３トランジスタおよ
び第４トランジスタの第１主端子を共通端子に接
続することができる。第３トランジスタおよび第
４トランジスタをかかる態様で配設することによ
りこれらトランジスタには第１トランジスタおよ
び第２トランジスタと同じ入力信号が供給される
ので、第３および第４トランジスタにおける電流
は第１および第２トランジスタにおける電流に比
例し、比例係数はトランジスタの相対的幾何学的
構造によつて決まる。第１トランジスタおよび第
２トランジスタがそれぞれ負荷トランジスタによ
り負荷された場合、他の実施例において、第３ト
ランジスタおよび第４トランジスタの入力端子を
これら負荷トランジスタとそれぞれ並列に配設す
ることができる。
制御信号発生手段が第３トランジスタおよび第
４トランジスタにおける電流のうち小さい方の電
流を出力端子に供給する選択回路と、前記出力端
子に基準電流を供給する電流源とを備え、前記端
子に供給される電流の差を以つて制御信号を形成
するようにすることができる。選択回路は種々の
態様で構成することができる。簡単かつ実用的な
選択回路を備える本発明の実施例は、選択回路が
第５トランジスタ、第６トランジスタ、第７トラ
ンジスタおよび第８トランジスタを備え、これら
の各トランジスタが制御端子、第１主端子および
第２主端子を有し、第５トランジスタおよび第６
トランジスタを直列に配置し、かつこれらトラン
ジスタの制御端子を第７トランジスタの制御端子
および第１主端子にそれぞれ接続し、第７トラン
ジスタの第１主端子を第３トランジスタの第２主
端子にも結合し、第８トランジスタの制御端子お
よび第１主端子を第６トランジスタの第２主端子
および第１主端子にそれぞれ接続し、第６トラン
ジスタの第１主端子を第４トランジスタの第２主
端子にも結合し、第８トランジスタの第２主端子
を選択回路の出力端子に接続するよう構成したこ
とを特徴とする。
４トランジスタにおける電流のうち小さい方の電
流を出力端子に供給する選択回路と、前記出力端
子に基準電流を供給する電流源とを備え、前記端
子に供給される電流の差を以つて制御信号を形成
するようにすることができる。選択回路は種々の
態様で構成することができる。簡単かつ実用的な
選択回路を備える本発明の実施例は、選択回路が
第５トランジスタ、第６トランジスタ、第７トラ
ンジスタおよび第８トランジスタを備え、これら
の各トランジスタが制御端子、第１主端子および
第２主端子を有し、第５トランジスタおよび第６
トランジスタを直列に配置し、かつこれらトラン
ジスタの制御端子を第７トランジスタの制御端子
および第１主端子にそれぞれ接続し、第７トラン
ジスタの第１主端子を第３トランジスタの第２主
端子にも結合し、第８トランジスタの制御端子お
よび第１主端子を第６トランジスタの第２主端子
および第１主端子にそれぞれ接続し、第６トラン
ジスタの第１主端子を第４トランジスタの第２主
端子にも結合し、第８トランジスタの第２主端子
を選択回路の出力端子に接続するよう構成したこ
とを特徴とする。
負帰還手段が電流増幅器を備え、その入力端子
を選択回路の出力端子に接続し、かつその出力端
子を共通端子に結合するようにすることができ
る。電流増幅により負帰還ループにおいて高いル
ープ利得を付与することができ、その結果高速か
つ効果的な負帰還が得られる。電流増幅器に対し
ては、集積回路において使用するに好適な種々の
形式の既知の電流増幅器の任意のものを使用する
ことができる。
を選択回路の出力端子に接続し、かつその出力端
子を共通端子に結合するようにすることができ
る。電流増幅により負帰還ループにおいて高いル
ープ利得を付与することができ、その結果高速か
つ効果的な負帰還が得られる。電流増幅器に対し
ては、集積回路において使用するに好適な種々の
形式の既知の電流増幅器の任意のものを使用する
ことができる。
電流増幅器が制御端子、第１主端子および第２
主端子を有する第９トランジスタを備え、第９ト
ランジスタの制御端子を選択回路の出力端子に結
合し、第９トランジスタの第２端子を共通端子に
結合し、第９トランジスタの制御端子および第１
主端子の間に電流源を配置すると、簡単かつ好適
な電流増幅器を得ることができる。
主端子を有する第９トランジスタを備え、第９ト
ランジスタの制御端子を選択回路の出力端子に結
合し、第９トランジスタの第２端子を共通端子に
結合し、第９トランジスタの制御端子および第１
主端子の間に電流源を配置すると、簡単かつ好適
な電流増幅器を得ることができる。
次に図面につき本発明の実施例を説明する。
第１図は本発明の増幅装置の原理を示す。この
増幅装置は差動トランジスタ対として接続配置す
る２個のトランジスタT1およびT2を備え、これ
らトランジスタのソース電極は共通端子２に接続
してバイアス電流Itを供給されるようにする。入
力信号ViはトランジスタT1およびT2のゲート電
極３および４の間に供給することができる。な
お、増幅装置は対称駆動方式に代えて非対称駆動
方式とすることもできる。入力信号Viによりトラ
ンジスタT1に電流I1が生じ、かつトランジスタ
T2に電流I2が生じる。トランジスタT1と並列に
トランジスタT3を配置し、かつトランジスタT0
と並列にトランジスタT4を配設する。従つて入
力電圧Viはこれらトランジスタの制御電極間にも
現われるので、トランジスタT3およびT4におけ
る電流I3およびI4の間の比はトランジスタT1およ
びT2における電流I1およびI2の間の比に等しくな
る。電流I3およびI1の間の比および電流I4および
I2の間の比はトランジスタの相対的な幾何学的構
造、即ちトランジスタのチヤネルの長さ／幅の比
によつて決まる。一般に、電流I3およびI4が電流
I1およびI2より小さくなるようにこの比を選定す
る。しかし代案としてこれらの電流を等しくする
こともできる。トランジスタT3およびT4は、高
いスルーレートとともに極めて低い電力消散が得
られるように、入力信号Viが増大するとき共通入
力端子２に供給されるバイアス電流Itを増大させ
る回路の一部を構成する。トランジスタT3およ
びT4からの電流I3およびI4は選択回路５の入力端
子６および７に供給され、この選択回路は２つの
電流I3およびI4のうち小さい方の電流をこの選択
回路の出力端子８に供給する。更に出力端子８に
は、電流源９によつて供給する基準電流I0が供給
される。この基準電流I0と、２つの電流I3および
I4のうち小さい方の電流との間の差により制御信
号を構成し、この制御信号を電流増幅器１０の入
力端子１１に供給し、電流増幅器の出力端子１２
には増幅装置に対するバイアス電流Itが発生す
る。このバイアス電流Itは入力電圧Viの関数とし
て次に述べるように制御される。制御端子３およ
び４の間に入力信号が発生していない場合、バイ
アス電流Itは、トランジスタの幾何学的構造の間
の比によつて決まる比でトランジスタT1，T2お
よびT3，T4の間に分配される。その場合電流I1
は電流I2に等しくなり、かつ電流I3は電流I4に等
しくなる。この状態では電流I3およびI4の一方が
常に選択回路５の出力端子８に現われる。選択回
路の出力電流が、例えば、電流源９からの基準電
流I0より小さい場合、これら電流の間の差電流が
制御電流として電流増幅器１０の入力端子１１に
供給され、バイアス電流It従つて電流I3およびI4
を増大させる。その場合バイアス電流Itは、電流
I3およびI4が基準電流I0に等しくなる平衡状態に
到達するまで増大する。この基準電流I0を極めて
小さくして、入力信号が存在しない場合電流I3お
よびI4従つて電流I1およびI2を極めて小さくする
ことができる。入力信号Viが供給された場合、電
流I3は、例えば、増大し、かつ電流I4が減少す
る。その場合、選択回路５の出力端子８に現われ
る電流I4は基準電流I0より小さくなるので、電流
増幅器１０に制御電流が供給される。その結果、
バイアス電流Itは電流I4が基準電流I0に等しくな
るまで再び増大し、従つて制御電流はゼロに減少
する。入力信号Viが増大した場合、かかる態様に
おいて２つの電流I3及びI4のうち小さい方の電流
が基準電流I0に等しくなる。電流I1およびI3の間
並びに電流I2およびI4の間の比が一定であるた
め、電流I1およびI2は同一態様で制御される。２
つの電流I3およびI4のうち小さい方の電流を常に
一定電流に等しくするから、２つの電流のうちの
大きい方の電流も、高いスルーレートを得るため
に必要な電流より増大しないよう制御される。ま
たこれにより、増幅装置の電力消散が最小にな
る。
増幅装置は差動トランジスタ対として接続配置す
る２個のトランジスタT1およびT2を備え、これ
らトランジスタのソース電極は共通端子２に接続
してバイアス電流Itを供給されるようにする。入
力信号ViはトランジスタT1およびT2のゲート電
極３および４の間に供給することができる。な
お、増幅装置は対称駆動方式に代えて非対称駆動
方式とすることもできる。入力信号Viによりトラ
ンジスタT1に電流I1が生じ、かつトランジスタ
T2に電流I2が生じる。トランジスタT1と並列に
トランジスタT3を配置し、かつトランジスタT0
と並列にトランジスタT4を配設する。従つて入
力電圧Viはこれらトランジスタの制御電極間にも
現われるので、トランジスタT3およびT4におけ
る電流I3およびI4の間の比はトランジスタT1およ
びT2における電流I1およびI2の間の比に等しくな
る。電流I3およびI1の間の比および電流I4および
I2の間の比はトランジスタの相対的な幾何学的構
造、即ちトランジスタのチヤネルの長さ／幅の比
によつて決まる。一般に、電流I3およびI4が電流
I1およびI2より小さくなるようにこの比を選定す
る。しかし代案としてこれらの電流を等しくする
こともできる。トランジスタT3およびT4は、高
いスルーレートとともに極めて低い電力消散が得
られるように、入力信号Viが増大するとき共通入
力端子２に供給されるバイアス電流Itを増大させ
る回路の一部を構成する。トランジスタT3およ
びT4からの電流I3およびI4は選択回路５の入力端
子６および７に供給され、この選択回路は２つの
電流I3およびI4のうち小さい方の電流をこの選択
回路の出力端子８に供給する。更に出力端子８に
は、電流源９によつて供給する基準電流I0が供給
される。この基準電流I0と、２つの電流I3および
I4のうち小さい方の電流との間の差により制御信
号を構成し、この制御信号を電流増幅器１０の入
力端子１１に供給し、電流増幅器の出力端子１２
には増幅装置に対するバイアス電流Itが発生す
る。このバイアス電流Itは入力電圧Viの関数とし
て次に述べるように制御される。制御端子３およ
び４の間に入力信号が発生していない場合、バイ
アス電流Itは、トランジスタの幾何学的構造の間
の比によつて決まる比でトランジスタT1，T2お
よびT3，T4の間に分配される。その場合電流I1
は電流I2に等しくなり、かつ電流I3は電流I4に等
しくなる。この状態では電流I3およびI4の一方が
常に選択回路５の出力端子８に現われる。選択回
路の出力電流が、例えば、電流源９からの基準電
流I0より小さい場合、これら電流の間の差電流が
制御電流として電流増幅器１０の入力端子１１に
供給され、バイアス電流It従つて電流I3およびI4
を増大させる。その場合バイアス電流Itは、電流
I3およびI4が基準電流I0に等しくなる平衡状態に
到達するまで増大する。この基準電流I0を極めて
小さくして、入力信号が存在しない場合電流I3お
よびI4従つて電流I1およびI2を極めて小さくする
ことができる。入力信号Viが供給された場合、電
流I3は、例えば、増大し、かつ電流I4が減少す
る。その場合、選択回路５の出力端子８に現われ
る電流I4は基準電流I0より小さくなるので、電流
増幅器１０に制御電流が供給される。その結果、
バイアス電流Itは電流I4が基準電流I0に等しくな
るまで再び増大し、従つて制御電流はゼロに減少
する。入力信号Viが増大した場合、かかる態様に
おいて２つの電流I3及びI4のうち小さい方の電流
が基準電流I0に等しくなる。電流I1およびI3の間
並びに電流I2およびI4の間の比が一定であるた
め、電流I1およびI2は同一態様で制御される。２
つの電流I3およびI4のうち小さい方の電流を常に
一定電流に等しくするから、２つの電流のうちの
大きい方の電流も、高いスルーレートを得るため
に必要な電流より増大しないよう制御される。ま
たこれにより、増幅装置の電力消散が最小にな
る。
次に本発明の第１実施例を第２図につき詳細に
説明することとし、第２図において第１図におけ
ると同一要素は同一参照数字で示す。本例の増幅
電流は相互コンダクタンス増幅器として構成し、
トランジスタT1のドレイン電極を、トランジス
タT5およびT6を含む電流ミラー回路を介してト
ランジスタT2のドレイン電極に結合し、トラン
ジスタT2のドレイン電極により増幅装置の出力
端子１５を構成する。トランジスタT1およびT2
の差電流がこの出力端子１５に現われる。選択回
路５はトランジスタT7を備え、そのソース電極
をトランジスタT3のドレイン電極に接続し、か
つトランジスタT7のゲート電極およびドレイン
電極を電源正端子に接続する。またトランジスタ
T7のソース電極はトランジスタT9のゲート電極
に接続し、トランジスタT9はトランジスタT8と
直列に接続する。トランジスタT9のソース電極
はトランジスタT4のドレイン電極に接続する。
トランジスタT8のゲート電極およびドレイン電
極はトランジスタT7のゲート電極およびドレイ
ン電極にそれぞれ接続する。トランジスタT10の
ゲート電極はトランジスタT9のドレイン電極お
よびトランジスタT8のソース電極の共通接続点
に接続し、トランジスタT10のソース電極はトラ
ンジスタT4のドレイン電極に接続する。トラン
ジスタT10のドレイン電極は選択回路５の出力端
子８に接続する。トランジスタT10はトランジス
タT7と同一であり、トランジスタT8はトランジ
スタT9と同一である。選択回路５は次の如く作
動する。トランジスタT7，T9，T10およびT8の
ゲート・ソース共通接続部は閉ループを構成する
ので、これらトランジスタのゲート・ソース電圧
の和はゼロになる。トランジスタT8およびT9に
は同一電流I5が流れるから、これらトランジスタ
のゲート・ソース電圧は互に等しくなる。従つ
て、トランジスタT7およびT10のゲート・ソース
電圧も等しくなるので、トランジスタT10におけ
る電流は電流I3に等しくなる。電流I4は電流I3お
よびI5の和に等しく、従つて電流I3より大きいか
ら、２つの電流I3およびI4のうち小さい方の電流
が選択回路の出力端子８に現われる。電流I3に比
べ電流I4が減少した場合、電流I5はゼロになるま
で減少する。その場合電流I3およびI4は互いに等
しくなる。そして電流I4全体がトランジスタT10
を流れる。電流I3に対し電流I4が一層減少した場
合には選択回路の出力電流も減少する。その結
果、電流I4が電流I3より小さくなると、電流I3お
よびI4のうち小さい方の電流が選択回路５の出力
端子８に現われる。制御電流はホロワトランジス
タT11を介して電流増幅器に供給される。トラン
ジスタT11のゲート電極は基準電圧VRにあり、従
つて選択回路の出力端子８における電圧を維持す
る。電流増幅器はトランジスタ１２を備え、その
ゲート電極およびソース電極の間に電流源１６を
配設する。この電流源に対する電流は、基準電流
I0を供給する電流源９によつて供給する。トラン
ジスタT12のドレイン電極は共通端子２にバイア
ス電流Itを供給する。制御電流によりトランジス
タT12のゲート電極における電圧が著しく増大す
るので、このトランジスタを流れる電流が著しく
増大する。ここで述べた電流増幅器に代えて他の
いずれかの電流増幅器を使用できることに注意す
る必要がある。第２図に示した実施例においてす
べてのＰ−MOSトランジスタをＮ−MOSトラン
ジスタによつて置換し、かつすべてのＮ−MOS
トランジスタをＰ−MOSトランジスタによつて
置換でき、その場合すべての電流源の極性を逆に
する必要があることは明らかである。
説明することとし、第２図において第１図におけ
ると同一要素は同一参照数字で示す。本例の増幅
電流は相互コンダクタンス増幅器として構成し、
トランジスタT1のドレイン電極を、トランジス
タT5およびT6を含む電流ミラー回路を介してト
ランジスタT2のドレイン電極に結合し、トラン
ジスタT2のドレイン電極により増幅装置の出力
端子１５を構成する。トランジスタT1およびT2
の差電流がこの出力端子１５に現われる。選択回
路５はトランジスタT7を備え、そのソース電極
をトランジスタT3のドレイン電極に接続し、か
つトランジスタT7のゲート電極およびドレイン
電極を電源正端子に接続する。またトランジスタ
T7のソース電極はトランジスタT9のゲート電極
に接続し、トランジスタT9はトランジスタT8と
直列に接続する。トランジスタT9のソース電極
はトランジスタT4のドレイン電極に接続する。
トランジスタT8のゲート電極およびドレイン電
極はトランジスタT7のゲート電極およびドレイ
ン電極にそれぞれ接続する。トランジスタT10の
ゲート電極はトランジスタT9のドレイン電極お
よびトランジスタT8のソース電極の共通接続点
に接続し、トランジスタT10のソース電極はトラ
ンジスタT4のドレイン電極に接続する。トラン
ジスタT10のドレイン電極は選択回路５の出力端
子８に接続する。トランジスタT10はトランジス
タT7と同一であり、トランジスタT8はトランジ
スタT9と同一である。選択回路５は次の如く作
動する。トランジスタT7，T9，T10およびT8の
ゲート・ソース共通接続部は閉ループを構成する
ので、これらトランジスタのゲート・ソース電圧
の和はゼロになる。トランジスタT8およびT9に
は同一電流I5が流れるから、これらトランジスタ
のゲート・ソース電圧は互に等しくなる。従つ
て、トランジスタT7およびT10のゲート・ソース
電圧も等しくなるので、トランジスタT10におけ
る電流は電流I3に等しくなる。電流I4は電流I3お
よびI5の和に等しく、従つて電流I3より大きいか
ら、２つの電流I3およびI4のうち小さい方の電流
が選択回路の出力端子８に現われる。電流I3に比
べ電流I4が減少した場合、電流I5はゼロになるま
で減少する。その場合電流I3およびI4は互いに等
しくなる。そして電流I4全体がトランジスタT10
を流れる。電流I3に対し電流I4が一層減少した場
合には選択回路の出力電流も減少する。その結
果、電流I4が電流I3より小さくなると、電流I3お
よびI4のうち小さい方の電流が選択回路５の出力
端子８に現われる。制御電流はホロワトランジス
タT11を介して電流増幅器に供給される。トラン
ジスタT11のゲート電極は基準電圧VRにあり、従
つて選択回路の出力端子８における電圧を維持す
る。電流増幅器はトランジスタ１２を備え、その
ゲート電極およびソース電極の間に電流源１６を
配設する。この電流源に対する電流は、基準電流
I0を供給する電流源９によつて供給する。トラン
ジスタT12のドレイン電極は共通端子２にバイア
ス電流Itを供給する。制御電流によりトランジス
タT12のゲート電極における電圧が著しく増大す
るので、このトランジスタを流れる電流が著しく
増大する。ここで述べた電流増幅器に代えて他の
いずれかの電流増幅器を使用できることに注意す
る必要がある。第２図に示した実施例においてす
べてのＰ−MOSトランジスタをＮ−MOSトラン
ジスタによつて置換し、かつすべてのＮ−MOS
トランジスタをＰ−MOSトランジスタによつて
置換でき、その場合すべての電流源の極性を逆に
する必要があることは明らかである。
次に本発明の第２実施例を第３図について説明
することとし、第３図において第２図におけると
同一要素は同一参照数字で示す。トランジスタ
T2における電流I2はトランジスタT6およびT18を
含む電流ミラー回路を介して出力端子１５に供給
され、かつトランジスタT1における電流I1はトラ
ンジスタT5およびT15を含む第１電流ミラー回路
と、トランジスタT16およびT17を含む第２電流
ミラー回路を介して出力端子１５に供給されるの
で、トランジスタT1およびT2における電流の差
が出力端子１５に現われる。トランジスタT19は
トランジスタT5の入力端子と並列に配設した入
力端子を有し、かつトランジスタT5に対し、ト
ランジスタT1における電流I1に等しいか又は比例
する電流I3を流すような幾何学的構造を有する。
同様に、トランジスタT20はトランジスタT6の入
力端子に並列に配設した入力端子を有し、かつト
ランジスタT2における電流I2に等しいかまたは比
例する電流I4を流す。電流I3及びI4は電流選択回
路の入力端子６および７に供給し、この電流選択
回路は第２図における選択回路と同じ形式である
が、Ｐ−MOSトランジスタに代えＮ−MOSトラ
ンジスタを備えている。制御信号は同じく電流増
幅器の入力端子に供給し、電流増幅器の出力端子
には増幅装置に対するバイアス電流Itが現われ
る。電流増幅器はソース電極に基準電圧VRを印
加されたトランジスタT21およびT22で構成した
電流ミラー回路を備え、このミラー回路が制御電
流を反映する。電流ミラー回路T21，T22の出力
電流はトランジスタT12のゲート電極に供給し、
そのドレイン電極から共通端子２へバイアス電流
Itが供給される。
することとし、第３図において第２図におけると
同一要素は同一参照数字で示す。トランジスタ
T2における電流I2はトランジスタT6およびT18を
含む電流ミラー回路を介して出力端子１５に供給
され、かつトランジスタT1における電流I1はトラ
ンジスタT5およびT15を含む第１電流ミラー回路
と、トランジスタT16およびT17を含む第２電流
ミラー回路を介して出力端子１５に供給されるの
で、トランジスタT1およびT2における電流の差
が出力端子１５に現われる。トランジスタT19は
トランジスタT5の入力端子と並列に配設した入
力端子を有し、かつトランジスタT5に対し、ト
ランジスタT1における電流I1に等しいか又は比例
する電流I3を流すような幾何学的構造を有する。
同様に、トランジスタT20はトランジスタT6の入
力端子に並列に配設した入力端子を有し、かつト
ランジスタT2における電流I2に等しいかまたは比
例する電流I4を流す。電流I3及びI4は電流選択回
路の入力端子６および７に供給し、この電流選択
回路は第２図における選択回路と同じ形式である
が、Ｐ−MOSトランジスタに代えＮ−MOSトラ
ンジスタを備えている。制御信号は同じく電流増
幅器の入力端子に供給し、電流増幅器の出力端子
には増幅装置に対するバイアス電流Itが現われ
る。電流増幅器はソース電極に基準電圧VRを印
加されたトランジスタT21およびT22で構成した
電流ミラー回路を備え、このミラー回路が制御電
流を反映する。電流ミラー回路T21，T22の出力
電流はトランジスタT12のゲート電極に供給し、
そのドレイン電極から共通端子２へバイアス電流
Itが供給される。
この実施例においてもＰ−MOSトランジスタ
をＮ−MOSトランジスタによつて置換し、かつ
Ｎ−MOSトランジスタをＰ−MOSSトランジス
タによつて置換することができ、その場合電流源
の極性を逆にする必要がある。
をＮ−MOSトランジスタによつて置換し、かつ
Ｎ−MOSトランジスタをＰ−MOSSトランジス
タによつて置換することができ、その場合電流源
の極性を逆にする必要がある。
本発明は上に述べた実施例に限定されるもので
ない。当業者であれば本発明の範囲内で、例え
ば、選択回路および電流増幅器につき種々の変形
が可能である。図示したすべての実施例には
MOSトランジスタが配設されていたが、代案と
してバイポーラトランジスタを配設するか又は
MOSトランジスタおよびバイポーラトランジス
タを組合せて配設することもできる。MOSトラ
ンジスタの場合増幅装置は公称動作範囲において
作動するMOSトランジスタと共に作動する（強
い反転）だけでなく、極めて小さい電流で作動す
るMOSトランジスタと共にも作動する（弱い反
転）。
ない。当業者であれば本発明の範囲内で、例え
ば、選択回路および電流増幅器につき種々の変形
が可能である。図示したすべての実施例には
MOSトランジスタが配設されていたが、代案と
してバイポーラトランジスタを配設するか又は
MOSトランジスタおよびバイポーラトランジス
タを組合せて配設することもできる。MOSトラ
ンジスタの場合増幅装置は公称動作範囲において
作動するMOSトランジスタと共に作動する（強
い反転）だけでなく、極めて小さい電流で作動す
るMOSトランジスタと共にも作動する（弱い反
転）。
第１図は本発明による増幅装置の動作原理を示
す回路図、第２図は本発明の第１実施例の回路
図、第３図は本発明の第２実施例の回路図であ
る。 ２…共通端子、３，４…制御入力端子、５…選
択回路、６，７…入力端子、８…出力端子、１０
…電流増幅器、１５…増幅装置の出力端子。
す回路図、第２図は本発明の第１実施例の回路
図、第３図は本発明の第２実施例の回路図であ
る。 ２…共通端子、３，４…制御入力端子、５…選
択回路、６，７…入力端子、８…出力端子、１０
…電流増幅器、１５…増幅装置の出力端子。
Claims (1)
- 【特許請求の範囲】 １ それぞれ入力信号Viを受信する制御端子３，
４、共通端子２に結合された第１主端子及出力信
号を発生する第２主端子を有する同一導電型の第
１トランジスタT1および第２トランジスタT2と、 それぞれ制御端子、第１主端子および第２主端
子を有し第１および第２トランジスタT1，T2を
流れる電流I1，I2に比例する電流I3，I4を流す第
３トランジスタT3；T19および第４トランジスタ
T4；T20を備え、入力信号Viに依存するバイアス
電流Itを共通端子２を経て第１および第２トラン
ジスタT1，T2に供給するバイアス電流手段と、
を備えた増幅装置において、前記バイアス電流手
段が、更に、 基準電流I0と、第３および第４トランジスタ
T3，T4；T19，T20の電流I3，I4のうち小さい方
の電流との差に比例する制御信号を発生する制御
信号発生手段５，９と、 共通端子２を経て第１および第２トランジスタ
T1，T2に供給されるバイアス電流Itを、制御信
号発生手段５，９からの制御信号が最小になるよ
う制御する負帰還手段１０と、 を備えていることを特徴とする増幅装置。 ２ 第３および第４トランジスタT3，T4の制御
端子を第１および第２トランジスタの制御端子に
それぞれ結合し、かつ第３および第４トランジス
タT3，T4の第１主端子を共通端子２に結合した
ことを特徴とする特許請求の範囲第１項記載の増
幅装置。 ３ 第１および第２トランジスタT1，T2に、第
１および第２トランジスタT1，T2とは反対導電
型の第１負荷トランジスタT5および第２負荷ト
ランジスタT6をそれぞれ負荷させ、これら負荷
トランジスタT5，T6の各々が制御端子、第１主
端子および第２主端子を有し、第１負荷トランジ
スタT5の制御端子をその第２主端子および第１
トランジスタT1の第２主端子に結合し、第２負
荷トランジスタT6の制御端子をその第２主端子
および第２トランジスタT2の第２主端子に結合
し、第３および第４トランジスタT19，T20の制
御端子を第１および第２負荷トランジスタT5，
T6の制御端子にそれぞれ結合し、第３および第
４トランジスタT19，T20の第１主端子を第１お
よび第２負荷トランジスタT5，T6の第１主端子
にそれぞれ結合したことを特徴とする特許請求の
範囲第１項記載の増幅装置。 ４ 制御信号発生手段５，９が第３および第４ト
ランジスタT3，T4；T19，T20を流れる電流I3，
I4のうち小さい方の電流を出力端子８に供給する
選択回路５と、前記出力端子８に基準電流I0を供
給する電流源９とを備え、前記出力端子８に供給
された両電流の差が制御信号を形成することを特
徴とする特許請求の範囲第１、２または３項記載
の増幅装置。 ５ 選択回路５が第５トランジスタT8、第６ト
ランジスタT9、第７トランジスタT7および第８
トランジスタT10を備え、これらの各トランジス
タT8，T9，T7，T10が制御端子、第１主端子お
よび第２主端子を有し、第５および第６トランジ
スタT8，T9を直列に配置し、かつこれらトラン
ジスタT8，T9の制御端子を第７トランジスタT7
の制御端子および第１主端子にそれぞれ接続し、
第７トランジスタT7の第１主端子を第３トラン
ジスタT3，T19の第２主端子にも結合し、第８ト
ランジスタT10の制御端子および第１主端子を第
６トランジスタT9の第２主端子および第１主端
子にそれぞれ接続し、第６トランジスタT9の第
１主端子を第４トランジスタT4，T20の第２主端
子にも結合し、第８トランジスタT10の第２主端
子を選択回路５の出力端子８に接続したことを特
徴とする特許請求の範囲第４項記載の増幅装置。 ６ 負帰還手段１０が電流増幅器T12，１６を備
え、その入力端子１１を選択回路５の出力端子８
に接続し、かつその出力端子１２を共通端子２に
結合したことを特徴とする特許請求の範囲１、
２、３、４または５項記載の増幅装置。 ７ 電流増幅器T12，１６が制御端子、第１主端
子および第２主端子を有する第９トランジスタ
T12を備え、その制御端子を選択回路５の出力端
子８に結合し、その第２主端子を共通端子２に結
合し、その制御端子および第１主端子の間に電流
源１６を配置したことを特徴とする特許請求の範
囲第６項記載の増幅装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8402541 | 1984-08-20 | ||
| NL8402541A NL8402541A (nl) | 1984-08-20 | 1984-08-20 | Versterkerschakeling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6159902A JPS6159902A (ja) | 1986-03-27 |
| JPH0583003B2 true JPH0583003B2 (ja) | 1993-11-24 |
Family
ID=19844341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181592A Granted JPS6159902A (ja) | 1984-08-20 | 1985-08-19 | 増幅装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4628280A (ja) |
| EP (1) | EP0173370B1 (ja) |
| JP (1) | JPS6159902A (ja) |
| KR (1) | KR920010237B1 (ja) |
| CA (1) | CA1229138A (ja) |
| DE (1) | DE3569175D1 (ja) |
| NL (1) | NL8402541A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353752A (ja) * | 2001-05-30 | 2002-12-06 | New Japan Radio Co Ltd | 差動増幅器 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3744112A1 (de) * | 1987-12-01 | 1989-06-15 | Carl Spitzenberger | Verstaerkeranordnung |
| US4959621A (en) * | 1988-07-21 | 1990-09-25 | Siemens Aktiengesellschaft | Differential amplifier having externally controllable power consumption |
| US4956613A (en) * | 1988-07-21 | 1990-09-11 | Siemens Aktiengesellschaft | Differential amplifier having externally controllable power consumption |
| GB2222497A (en) * | 1988-09-05 | 1990-03-07 | Philips Electronic Associated | Operational amplifier |
| US4901031A (en) * | 1989-01-17 | 1990-02-13 | Burr-Brown Corporation | Common-base, source-driven differential amplifier |
| EP0507388A3 (en) * | 1991-04-02 | 1993-01-13 | N.V. Philips' Gloeilampenfabrieken | Differential amplifier with signal-dependent quiescent current control |
| DE69229731T2 (de) * | 1992-09-16 | 1999-12-23 | St Microelectronics Srl | Von dem Eingangssignal dynamisch gesteuerter Transkonduktanz-Differenzverstärker |
| CA2193507C (en) * | 1995-05-17 | 1999-08-10 | John Grosspietsch | Low power regenerative feedback device and method |
| GB2305050A (en) * | 1995-09-08 | 1997-03-26 | Orad Hi Tec Systems Ltd | Determining the position of a television camera for use in a virtual studio employing chroma keying |
| US6882185B1 (en) * | 1998-07-02 | 2005-04-19 | Qualcomm, Incorporated | Exponential current generator and method |
| US6552676B1 (en) * | 2001-09-14 | 2003-04-22 | Nokia Corporation | Method and apparatus for power reduction in switched capacitor circuits |
| JP5310419B2 (ja) * | 2009-09-11 | 2013-10-09 | ヤマハ株式会社 | 最小電流検出回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1517163A (en) * | 1975-09-18 | 1978-07-12 | Post Office | Class a amplifier |
| DE3028953A1 (de) * | 1979-09-24 | 1982-03-04 | Siemens AG, 1000 Berlin und 8000 München | Operationsverstaerker in ig-fet-technologie |
| US4442408A (en) * | 1982-05-13 | 1984-04-10 | International Business Machines Corporation | Differential amplifier with auto bias adjust |
-
1984
- 1984-08-20 NL NL8402541A patent/NL8402541A/nl not_active Application Discontinuation
-
1985
- 1985-07-12 EP EP85201180A patent/EP0173370B1/en not_active Expired
- 1985-07-12 DE DE8585201180T patent/DE3569175D1/de not_active Expired
- 1985-08-09 US US06/764,142 patent/US4628280A/en not_active Expired - Fee Related
- 1985-08-14 CA CA000488721A patent/CA1229138A/en not_active Expired
- 1985-08-19 KR KR1019850005965A patent/KR920010237B1/ko not_active IP Right Cessation
- 1985-08-19 JP JP60181592A patent/JPS6159902A/ja active Granted
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353752A (ja) * | 2001-05-30 | 2002-12-06 | New Japan Radio Co Ltd | 差動増幅器 |
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| Publication number | Publication date |
|---|---|
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| EP0173370B1 (en) | 1989-03-29 |
| KR870002694A (ko) | 1987-04-06 |
| EP0173370A1 (en) | 1986-03-05 |
| NL8402541A (nl) | 1986-03-17 |
| KR920010237B1 (ko) | 1992-11-21 |
| JPS6159902A (ja) | 1986-03-27 |
| DE3569175D1 (en) | 1989-05-03 |
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