JPH0618293B2 - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH0618293B2 JPH0618293B2 JP60283209A JP28320985A JPH0618293B2 JP H0618293 B2 JPH0618293 B2 JP H0618293B2 JP 60283209 A JP60283209 A JP 60283209A JP 28320985 A JP28320985 A JP 28320985A JP H0618293 B2 JPH0618293 B2 JP H0618293B2
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- 230000007423 decrease Effects 0.000 claims description 9
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 5
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- 230000005669 field effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は定バイアス回路、さらに具体的には電界効果ト
ランジスタ（ＦＥＴ）を使用した演算増幅器に関する。
ランジスタ（ＦＥＴ）を使用した演算増幅器に関する。
Ｂ．開示の概要 本発明に従い、定バイアス回路が与えられ、これがない
場合は浮遊電位レベルにある、２つの回路の接続点間に
一定の電位差を保持する。本発明のバイアス回路は上記
回路の接続点間に接続した直列の相補トランジスタ（Ｔ
５′及びＴ６′）より成る。各トランジスタのゲート電
極は夫々反対極性の電圧源（＋５Ｖ及び−５Ｖ）に接続
されている。
場合は浮遊電位レベルにある、２つの回路の接続点間に
一定の電位差を保持する。本発明のバイアス回路は上記
回路の接続点間に接続した直列の相補トランジスタ（Ｔ
５′及びＴ６′）より成る。各トランジスタのゲート電
極は夫々反対極性の電圧源（＋５Ｖ及び−５Ｖ）に接続
されている。
Ｃ．従来技術 通常の動作条件で浮遊電圧になりがちな２つの回路点間
に予め定まつた一定の電位差を保持する必要がある回路
は多い。説明を簡単にするために、本発明は演算増幅器
回路に適用されるものとして説明される。
に予め定まつた一定の電位差を保持する必要がある回路
は多い。説明を簡単にするために、本発明は演算増幅器
回路に適用されるものとして説明される。
演算増幅器は最も普通に使用されているアナログ型の回
路の一つである。従つて、この種の回路の改良は特にそ
の改良が集積技術と一致する場合には望ましいものであ
る。
路の一つである。従つて、この種の回路の改良は特にそ
の改良が集積技術と一致する場合には望ましいものであ
る。
多くのＦＥＴ演算増幅器は一つもしくはいくつかの駆動
段を介して出力段を駆動する様にロードされた差動入力
段を含む。
段を介して出力段を駆動する様にロードされた差動入力
段を含む。
演算増幅器の出力段は通常、プツシユ・プル・モードで
動作する一対の電界効果トランジスタで形成されてい
る。この出力段の応答の線形性は出力トランジスタの相
対バイアスを適切に調節する事によつて達成されてい
る。換言すれば、独立に浮遊電圧レベルにあつた２つの
出力ＦＥＴトランジスタのゲート間に比較的一定の電位
差を与える事によつて出力信号の歪が避けられる。一定
電位差を与える回路の一つは１９８３年２月刊ＩＥＥＥ
ジヤーナル・オブ・ソリツド・ステート・サーキツト
（ＩＥＥＥ Journal of Solid-State Circuits)第ＳＣ
−１８巻、第１号第１２１−１２７頁に開示されてい
る。この方法によれば抵抗器として働くトランジスタが
出力トランジスタのゲート間に挿入されて、増幅器の動
作中に上述の電位差が発生されている。このトランジス
タはバイアス素子として働き、これによつて出力ゲート
の接続点の各々が電圧源間の略全範囲にわたつて駆動出
来る様になる。しかしながら、この様な解決法はいくつ
かの欠点がある。例えば回路の特性が制御されるべき浮
遊電圧と共に変化する。さらにトランジスタは現在の技
術では不可能な程長くなくてはならず、高い精度を与え
ることは出来ない。
動作する一対の電界効果トランジスタで形成されてい
る。この出力段の応答の線形性は出力トランジスタの相
対バイアスを適切に調節する事によつて達成されてい
る。換言すれば、独立に浮遊電圧レベルにあつた２つの
出力ＦＥＴトランジスタのゲート間に比較的一定の電位
差を与える事によつて出力信号の歪が避けられる。一定
電位差を与える回路の一つは１９８３年２月刊ＩＥＥＥ
ジヤーナル・オブ・ソリツド・ステート・サーキツト
（ＩＥＥＥ Journal of Solid-State Circuits)第ＳＣ
−１８巻、第１号第１２１−１２７頁に開示されてい
る。この方法によれば抵抗器として働くトランジスタが
出力トランジスタのゲート間に挿入されて、増幅器の動
作中に上述の電位差が発生されている。このトランジス
タはバイアス素子として働き、これによつて出力ゲート
の接続点の各々が電圧源間の略全範囲にわたつて駆動出
来る様になる。しかしながら、この様な解決法はいくつ
かの欠点がある。例えば回路の特性が制御されるべき浮
遊電圧と共に変化する。さらにトランジスタは現在の技
術では不可能な程長くなくてはならず、高い精度を与え
ることは出来ない。
Ｄ．発明が解決しようとする問題点 本発明の主な目的は、相互に無関係に変動する浮遊電位
レベルの１対の駆動段出力電圧信号を各々受信するプツ
シユ・プル型出力段相補ＦＥＴのゲート間に一定電位差
のバイアスを与えて出力段から歪の少ない出力信号を発
生する演算増幅器を提供することである。
レベルの１対の駆動段出力電圧信号を各々受信するプツ
シユ・プル型出力段相補ＦＥＴのゲート間に一定電位差
のバイアスを与えて出力段から歪の少ない出力信号を発
生する演算増幅器を提供することである。
本発明の他の目的は、駆動段出力における浮遊出力電圧
レベルの変動に依存しない不変の出力回路特性を発揮す
る演算増幅器を提供することである。
レベルの変動に依存しない不変の出力回路特性を発揮す
る演算増幅器を提供することである。
Ｅ．問題点を解決するための手段 本発明の演算増幅器は、差動入力信号をゲートに各々受
信する並列配置の相補形ＦＥＴから成りその各ドレイン
端子に浮遊電位レベルの出力電位を発生する駆動段と、
正負の両電位源に直列配置され、各浮遊電位を各ゲート
に受信し、直列相互接続点及び基準電位間に出力を発生
する１対の相補形ＦＥＴを含むプツシユ・プル形出力段
と、該出力段とＦＥＴのゲート間に接続され、それらの
ゲート間に実質的に一定電位差を維持するための定バイ
アス回路とを含んでいる。
信する並列配置の相補形ＦＥＴから成りその各ドレイン
端子に浮遊電位レベルの出力電位を発生する駆動段と、
正負の両電位源に直列配置され、各浮遊電位を各ゲート
に受信し、直列相互接続点及び基準電位間に出力を発生
する１対の相補形ＦＥＴを含むプツシユ・プル形出力段
と、該出力段とＦＥＴのゲート間に接続され、それらの
ゲート間に実質的に一定電位差を維持するための定バイ
アス回路とを含んでいる。
この定バイアス回路は、直列接続された１対の相補形Ｆ
ＥＴを含んでおり、この各ＦＥＴは、ソース・ドレイン
間の電流電圧特性曲線の線形部分で動作するように各ゲ
ートが上記両電位源に接続されている。このため、駆動
段ＦＥＴの各出力端における各浮遊出力電位の各変動に
起因する定バイアス回路ＦＥＴの各々のソース・ドレイ
ン間抵抗の増加及び減少が相互に補償されて実質的に一
定電位差のバイアスを出力段ＦＥＴのゲート間に維持す
ることができるので、全動作範囲に亘つて、歪の少ない
出力信号が得られる。
ＥＴを含んでおり、この各ＦＥＴは、ソース・ドレイン
間の電流電圧特性曲線の線形部分で動作するように各ゲ
ートが上記両電位源に接続されている。このため、駆動
段ＦＥＴの各出力端における各浮遊出力電位の各変動に
起因する定バイアス回路ＦＥＴの各々のソース・ドレイ
ン間抵抗の増加及び減少が相互に補償されて実質的に一
定電位差のバイアスを出力段ＦＥＴのゲート間に維持す
ることができるので、全動作範囲に亘つて、歪の少ない
出力信号が得られる。
Ｆ．実施例 第１Ａ図には本発明のバイアス回路を含むプツシユ・プ
ル増幅器が示されている。このプツシユ・プル出力回路
は夫々ｐ型及びｎ型の電界効果トランジスタ（ＦＥＴ）
Ｔ１′及びＴ２′より形成される。トランジスタＴ１′
及びＴ２′のソース電極（Ｓ）は夫々電源Ｖ＋及びＶ−
に接続され、ドレイン電極（Ｄ）は抵抗性の負荷インピ
ーダンスＲによつて接地されている。
ル増幅器が示されている。このプツシユ・プル出力回路
は夫々ｐ型及びｎ型の電界効果トランジスタ（ＦＥＴ）
Ｔ１′及びＴ２′より形成される。トランジスタＴ１′
及びＴ２′のソース電極（Ｓ）は夫々電源Ｖ＋及びＶ−
に接続され、ドレイン電極（Ｄ）は抵抗性の負荷インピ
ーダンスＲによつて接地されている。
Ｔ１′及びＴ２′のゲート電極（Ｇ）はｐ型ＦＥＴであ
るＴ３′及びＴ４′を含む駆動段によつて駆動される。
各Ｔ３′及びＴ４′は電流シンクＩ１もしくはＩ２に接
続されている。
るＴ３′及びＴ４′を含む駆動段によつて駆動される。
各Ｔ３′及びＴ４′は電流シンクＩ１もしくはＩ２に接
続されている。
入力信号ＶinがトランジスタＴ３′及びＴ４′のゲート
に印加される。上記入力信号が増加すると、接続点Ａ及
びＢの電圧は減少する。Ａ及びＢの電位は浮遊してい
て、これ等はトランジスタＴ３′及びＴ４′のドレイン
−ソース電流（Ｉｄｓ）対電圧（Ｖｄｓ）特性に従つて
変化する。この特性は線形ではない。換言すれば、接続
点Ａ及びＢ上の電位は上記Ｉｄｓ−Ｖｄｓ特性（第１Ｂ
図参照）の飽和領域を離れる事がある。これによつてプ
ツシユ・プル・トランジスタの両方が一緒にオンもしく
はオフに強制される。これは明らかにプツシユ・プル動
作条件を満足しない。
に印加される。上記入力信号が増加すると、接続点Ａ及
びＢの電圧は減少する。Ａ及びＢの電位は浮遊してい
て、これ等はトランジスタＴ３′及びＴ４′のドレイン
−ソース電流（Ｉｄｓ）対電圧（Ｖｄｓ）特性に従つて
変化する。この特性は線形ではない。換言すれば、接続
点Ａ及びＢ上の電位は上記Ｉｄｓ−Ｖｄｓ特性（第１Ｂ
図参照）の飽和領域を離れる事がある。これによつてプ
ツシユ・プル・トランジスタの両方が一緒にオンもしく
はオフに強制される。これは明らかにプツシユ・プル動
作条件を満足しない。
この欠点を避けるために、接続点Ａ及びＢの電位を強制
して、互に異なる様に保持しなければならない。この目
的は接続的Ａ及びＢ間に抵抗を挿入する事によつて達成
される。しかしながら、この方法も又欠点がある。
して、互に異なる様に保持しなければならない。この目
的は接続的Ａ及びＢ間に抵抗を挿入する事によつて達成
される。しかしながら、この方法も又欠点がある。
代換方法として、接続点Ａ及びＢ間に一個のトランジス
タを挿入する事が出来る。しかしながら、通常の動作条
件の下では、この解決法はすでに説明され、及び第２図
に関して後に説明される理由で避けなければならない。
タを挿入する事が出来る。しかしながら、通常の動作条
件の下では、この解決法はすでに説明され、及び第２図
に関して後に説明される理由で避けなければならない。
最後に、本発明の解決法は入力電極が反対極性の電圧に
接続され、接続点Ａ及びＢ間に挿入される相補ＦＥＴ装
置の対称配列であるという点で優れている。
接続され、接続点Ａ及びＢ間に挿入される相補ＦＥＴ装
置の対称配列であるという点で優れている。
第１Ａ図に示された最も簡単な回路は一対の直列に接続
されたＦＥＴであるＴ５′及びＴ６′を含む。Ｔ５′及
びＴ６′のソース電極はＦＥＴ Ｔ１′及びＴ２′のゲ
ート電極に夫々接続され、ゲート電極はＶ−及びＶ＋、
すなわち反対極性の一定電圧に夫々接続される。ＦＥＴ
Ｔ５′及びＴ６′は夫々Ｐチヤンネル及びｎチヤンネ
ル型のＦＥＴである。Ｔ５′及びＴ６′の構造上の配列
は両トランジスタがそのＩｄｓ−Ｖｄｓ特性の線形部分
で動作する様に選択されている。接続点Ａ及びＢの電位
が増大すると、トランジスタＴ５′のＶｇｓは増大する
が、Ｔ６′のＶｇｓは減少する。従つてＴ５′のドレイ
ン−ソース抵抗は減少するが、Ｔ６′のドレイン−ソー
ス抵抗は増大して全体的な抵抗値が自動的に補償され
る。トランジスタＴ１′及びＴ２′のゲートのバイアス
電圧が一定に保持され、接続点Ａ及びＢ間のインピーダ
ンスは常に同一である。出力の利得は一定でトランジス
タＴ１′及びＴ２′の出力の利得は略等しい。これによ
つて歪及びオフセツト制御の要件が満足される。トラン
ジスタＴ６′及びＴ５′の電流はＶ＋からＴ４′及びＩ
１シンクを通つてＶ−に流れる。トランジスタＴ１′及
びＴ２′のゲートをバイアスする回路が与えられると、
Ｔ１′及びＴ２′のＶｇｓは低くなる。従つて出力装置
の寸法及び消費電力は負荷の駆動能力に関連して小さく
保持される。トランジスタＴ５′−Ｔ６′を通つて強制
的に流されるバイアス電流を選択する事によつてトラン
ジスタＴ１′及びＴ２′中の静止電流は小さくなり、か
なり安定する。接続点Ｂ上の電圧が上昇すると、接続点
Ａ上の電圧も上昇し、Ｖｇｓ１（Ｔ６′のゲート−ソー
ス電圧）が減少してＶｇｓ２は増大する。従つてトラン
ジスタＴ１′はオフに転じ、電流はアースから負荷及び
Ｔ２′を通つて最低の電圧源（−５ボルト）に流れる。
接続点Ｂの電圧が減少すると、Ｔ２′がオフに転じ、電
流は最大の電圧源（＋５Ｖ）からＴ１′及び負荷を通つ
てアースに流れる。
されたＦＥＴであるＴ５′及びＴ６′を含む。Ｔ５′及
びＴ６′のソース電極はＦＥＴ Ｔ１′及びＴ２′のゲ
ート電極に夫々接続され、ゲート電極はＶ−及びＶ＋、
すなわち反対極性の一定電圧に夫々接続される。ＦＥＴ
Ｔ５′及びＴ６′は夫々Ｐチヤンネル及びｎチヤンネ
ル型のＦＥＴである。Ｔ５′及びＴ６′の構造上の配列
は両トランジスタがそのＩｄｓ−Ｖｄｓ特性の線形部分
で動作する様に選択されている。接続点Ａ及びＢの電位
が増大すると、トランジスタＴ５′のＶｇｓは増大する
が、Ｔ６′のＶｇｓは減少する。従つてＴ５′のドレイ
ン−ソース抵抗は減少するが、Ｔ６′のドレイン−ソー
ス抵抗は増大して全体的な抵抗値が自動的に補償され
る。トランジスタＴ１′及びＴ２′のゲートのバイアス
電圧が一定に保持され、接続点Ａ及びＢ間のインピーダ
ンスは常に同一である。出力の利得は一定でトランジス
タＴ１′及びＴ２′の出力の利得は略等しい。これによ
つて歪及びオフセツト制御の要件が満足される。トラン
ジスタＴ６′及びＴ５′の電流はＶ＋からＴ４′及びＩ
１シンクを通つてＶ−に流れる。トランジスタＴ１′及
びＴ２′のゲートをバイアスする回路が与えられると、
Ｔ１′及びＴ２′のＶｇｓは低くなる。従つて出力装置
の寸法及び消費電力は負荷の駆動能力に関連して小さく
保持される。トランジスタＴ５′−Ｔ６′を通つて強制
的に流されるバイアス電流を選択する事によつてトラン
ジスタＴ１′及びＴ２′中の静止電流は小さくなり、か
なり安定する。接続点Ｂ上の電圧が上昇すると、接続点
Ａ上の電圧も上昇し、Ｖｇｓ１（Ｔ６′のゲート−ソー
ス電圧）が減少してＶｇｓ２は増大する。従つてトラン
ジスタＴ１′はオフに転じ、電流はアースから負荷及び
Ｔ２′を通つて最低の電圧源（−５ボルト）に流れる。
接続点Ｂの電圧が減少すると、Ｔ２′がオフに転じ、電
流は最大の電圧源（＋５Ｖ）からＴ１′及び負荷を通つ
てアースに流れる。
本発明を組込んだ回路の好ましい実施例が第２図に示さ
れている。図中にはＣＭＯＳ演算増幅器が示されてい
る。
れている。図中にはＣＭＯＳ演算増幅器が示されてい
る。
バイアス電流回路網は３つのｐチヤンネル・トランジス
タ（Ｔ７−Ｔ８−Ｔ９）及び２つのｎチヤンネル・トラ
ンジスタ（Ｔ５−Ｔ６）から形成される。トランジスタ
Ｔ６、Ｔ７、Ｔ８及びＴ９はドレイン−ゲート路を短絡
する事によつてダイオードに接続される。この結果これ
等のトランジスタは飽和領域で動作する。トランジスタ
の寸法は回路網中に予定の電流（例えば１８マイクロ−
アンペア）を流す様に選択しなければならない。Ｔ７−
Ｔ８−Ｔ９は一個の長いトランジスタによつて置換える
事が出来る。単一のトランジスタが使用される時には、
Ｖｇｓ（ゲート−ソース電圧）によつて必要な電流を保
持するためには、はるかに長いチヤンネルもしくは、は
るかに狭いチヤンネルを必要とする。
タ（Ｔ７−Ｔ８−Ｔ９）及び２つのｎチヤンネル・トラ
ンジスタ（Ｔ５−Ｔ６）から形成される。トランジスタ
Ｔ６、Ｔ７、Ｔ８及びＴ９はドレイン−ゲート路を短絡
する事によつてダイオードに接続される。この結果これ
等のトランジスタは飽和領域で動作する。トランジスタ
の寸法は回路網中に予定の電流（例えば１８マイクロ−
アンペア）を流す様に選択しなければならない。Ｔ７−
Ｔ８−Ｔ９は一個の長いトランジスタによつて置換える
事が出来る。単一のトランジスタが使用される時には、
Ｖｇｓ（ゲート−ソース電圧）によつて必要な電流を保
持するためには、はるかに長いチヤンネルもしくは、は
るかに狭いチヤンネルを必要とする。
４つのトランジスタを使用すると、単一の装置を使用し
た場合の様に、ドレイン−ソース電圧が高くなり過ぎる
のが防止される。４つのトランジスタを使用すると、接
続点３、４及び５に異なる電圧が得られる。これ等の電
圧接続点は回路の他の段に極性を与えるのに使用され
る。
た場合の様に、ドレイン−ソース電圧が高くなり過ぎる
のが防止される。４つのトランジスタを使用すると、接
続点３、４及び５に異なる電圧が得られる。これ等の電
圧接続点は回路の他の段に極性を与えるのに使用され
る。
Ｔ５−Ｔ６は電流ミラーとしての働きを有する。これ等
の２つのトランジスタは同じであり、従つて同じ電流を
与える。
の２つのトランジスタは同じであり、従つて同じ電流を
与える。
差動入力段は単一の出力に関して非対称の段になる様に
配列されたトランジスタＴ１、Ｔ２、Ｔ３及びＴ４を含
む。入力トランジスタＴ１及びＴ２はｎチヤンネル型で
ある。負荷トランジスタＴ３及びＴ４はｐチヤンネル型
である。接続点６及び１の電圧は略同じであり、大きな
信号のスイングを与える様に選択されている。この接続
点の電圧はＴ３の寸法及び所望の電流によつて決定され
る。
配列されたトランジスタＴ１、Ｔ２、Ｔ３及びＴ４を含
む。入力トランジスタＴ１及びＴ２はｎチヤンネル型で
ある。負荷トランジスタＴ３及びＴ４はｐチヤンネル型
である。接続点６及び１の電圧は略同じであり、大きな
信号のスイングを与える様に選択されている。この接続
点の電圧はＴ３の寸法及び所望の電流によつて決定され
る。
駆動段はトランジスタＴ１０、Ｔ１１、Ｔ１２、Ｔ１
３、Ｔ１６及びＴ１７を含む。トランジスタＴ１０−Ｔ
１１及びＴ１２−Ｔ１３は２つの別個の段として働き、
ｐ−及びｎ−チヤンネル出力装置を駆動する。ｎチヤン
ネル・トランジスタＴ１０及びＴ１２のゲートは接続点
３に接続されている。この接続点３の電圧並びにＴ１０
−Ｔ１２の寸法がＴ１０−Ｔ１１及びＴ１２−Ｔ１３の
反転回路中の電流値を決定する。この電流は十分高くて
装置のキヤパシタを急速に充電し、応答時間を減少す
る。
３、Ｔ１６及びＴ１７を含む。トランジスタＴ１０−Ｔ
１１及びＴ１２−Ｔ１３は２つの別個の段として働き、
ｐ−及びｎ−チヤンネル出力装置を駆動する。ｎチヤン
ネル・トランジスタＴ１０及びＴ１２のゲートは接続点
３に接続されている。この接続点３の電圧並びにＴ１０
−Ｔ１２の寸法がＴ１０−Ｔ１１及びＴ１２−Ｔ１３の
反転回路中の電流値を決定する。この電流は十分高くて
装置のキヤパシタを急速に充電し、応答時間を減少す
る。
Ｔ１１及びＴ１３のゲートは差動段の出力電圧によつて
対称的に駆動される。もし接続点６の電圧が増大する
と、接続点７及び８の電圧が減少する。Ｔ１０、Ｔ１
１、Ｔ１２及びＴ１３が共通のソースに接続されている
と仮定すると、接続点７及び８上の電位は一定せず、ド
レイン−ソース電流対ドレイン−ソース電圧（Ｉｄｓ−
Ｖｄｓ）特性の線形領域にシフトする事がある。これに
よつて接続点７及び８の電圧は出力トランジスタＴ１４
及びＴ１５の両方を同じ導通状態もしくは非導通状態へ
強制するが、この様な状態は避けなければならない。換
言すれば、例えば両トランジスタが同時に導通している
ものとすると、出力信号中には歪及びオフセツト電圧が
現われる。第１図を参照して説明した様にこの様な動作
状態が生ずるのを防止するために、接続点７及び８間に
定電位差発生回路が挿入される。この回路は直列に接続
した相補型のＦＥＴトランジスタを含む様に形成され
る。この回路の好ましい実施例は第１図を参照して説明
された原理に従つて、２つのトランジスタ即ちＴ１６−
Ｔ１７で形成される。
対称的に駆動される。もし接続点６の電圧が増大する
と、接続点７及び８の電圧が減少する。Ｔ１０、Ｔ１
１、Ｔ１２及びＴ１３が共通のソースに接続されている
と仮定すると、接続点７及び８上の電位は一定せず、ド
レイン−ソース電流対ドレイン−ソース電圧（Ｉｄｓ−
Ｖｄｓ）特性の線形領域にシフトする事がある。これに
よつて接続点７及び８の電圧は出力トランジスタＴ１４
及びＴ１５の両方を同じ導通状態もしくは非導通状態へ
強制するが、この様な状態は避けなければならない。換
言すれば、例えば両トランジスタが同時に導通している
ものとすると、出力信号中には歪及びオフセツト電圧が
現われる。第１図を参照して説明した様にこの様な動作
状態が生ずるのを防止するために、接続点７及び８間に
定電位差発生回路が挿入される。この回路は直列に接続
した相補型のＦＥＴトランジスタを含む様に形成され
る。この回路の好ましい実施例は第１図を参照して説明
された原理に従つて、２つのトランジスタ即ちＴ１６−
Ｔ１７で形成される。
この様な回路を使用すると、接続点６の電圧が変化する
時は、接続点７及び８上の電圧が対称的に変化する。さ
らに接続点７及び８間に一定の電圧降下を与える事によ
つて、出力トランジスタＴ１４及びＴ１５のゲート−ソ
ース電圧を一定にする事が出来る。
時は、接続点７及び８上の電圧が対称的に変化する。さ
らに接続点７及び８間に一定の電圧降下を与える事によ
つて、出力トランジスタＴ１４及びＴ１５のゲート−ソ
ース電圧を一定にする事が出来る。
図示されている電源（＋５Ｖ及び−５Ｖ）の場合、接続
点７及び８間の電圧降下は約５．５ボルトである。トラ
ンジスタＴ１６−Ｔ１７の経路中に約１３マイクロアン
ペアの電流を流すと仮定すると、単一のトランジスタで
所望の電圧降下を保持する事はいくつかの理由で不可能
である。例えばドレイン−ソース電圧（Ｖｄｓ）が５．
５ボルトの場合、単一のトランジスタが飽和領域で動作
するが、この事はそのドレイン−ソース抵抗が約１０メ
ガオームもしくはそれ以上である事を意味する。現在の
技術は、この抵抗値は実現不可能であり、接続点７及び
８に適切なバイアス電圧を与える事は出来ない。トラン
ジスタが飽和領域で動作するのを防止するためには、か
なり高いゲート−ソース電圧（Ｖｇｓ）でバイアスしな
ければならない。現在の集積回路技術では、トランジス
タ装置はこの様な高いＶｇｓの下で低い所望の静止電流
を保持するには、長くて細過ぎる。さらに、このトラン
ジスタのゲートはＮチヤンネル装置の場合には、一定の
電圧、例えば＋５Ｖに接続されている。この様なバイア
スでは、ゲート−ソース電圧（Ｖｇｓ）は接続点７（ト
ランジスタの型に依存して接続点８）に従つて変化す
る。この事は節点７及び８の電位が変化する時はドレイ
ン−ソース抵抗が一定に保持されない事を意味する。従
つて、Ｔ１４及びＴ１５のゲートのバイアスは入力信号
と共に変化して、歪み及びオフセツト条件を生ずる。
点７及び８間の電圧降下は約５．５ボルトである。トラ
ンジスタＴ１６−Ｔ１７の経路中に約１３マイクロアン
ペアの電流を流すと仮定すると、単一のトランジスタで
所望の電圧降下を保持する事はいくつかの理由で不可能
である。例えばドレイン−ソース電圧（Ｖｄｓ）が５．
５ボルトの場合、単一のトランジスタが飽和領域で動作
するが、この事はそのドレイン−ソース抵抗が約１０メ
ガオームもしくはそれ以上である事を意味する。現在の
技術は、この抵抗値は実現不可能であり、接続点７及び
８に適切なバイアス電圧を与える事は出来ない。トラン
ジスタが飽和領域で動作するのを防止するためには、か
なり高いゲート−ソース電圧（Ｖｇｓ）でバイアスしな
ければならない。現在の集積回路技術では、トランジス
タ装置はこの様な高いＶｇｓの下で低い所望の静止電流
を保持するには、長くて細過ぎる。さらに、このトラン
ジスタのゲートはＮチヤンネル装置の場合には、一定の
電圧、例えば＋５Ｖに接続されている。この様なバイア
スでは、ゲート−ソース電圧（Ｖｇｓ）は接続点７（ト
ランジスタの型に依存して接続点８）に従つて変化す
る。この事は節点７及び８の電位が変化する時はドレイ
ン−ソース抵抗が一定に保持されない事を意味する。従
つて、Ｔ１４及びＴ１５のゲートのバイアスは入力信号
と共に変化して、歪み及びオフセツト条件を生ずる。
本発明の回路は直列接続の相補的ＦＥＴトランジスタを
使用して、上述の欠点を克服する。例えば、本発明の回
路は、２つのトランジスタ装置Ｔ１６及びＴ１７を含む
様に形成される。Ｔ１６はｎチヤンネル型でＴ１７はｐ
チヤンネル型である。これ等のトランジスタは夫々＋５
Ｖ及び−５Ｖに接続されている。各トランジスタのドレ
イン及びソース電圧は約（Ｖ（８）−Ｖ（７））＝５．
５／２＝２．７５Ｖである。但しＴ１６及びＴ１７は接
続点１０、即ちＴ１６及びＴ１７間の接続点に０Ｖを生
ずる様に設計されている。この様な設計ではＴ１６及び
Ｔ１７はＩｄｓ−Ｖｄｓ特性の線形領域で動作し約４２
５Ｋオームの等価抵抗を与える。
使用して、上述の欠点を克服する。例えば、本発明の回
路は、２つのトランジスタ装置Ｔ１６及びＴ１７を含む
様に形成される。Ｔ１６はｎチヤンネル型でＴ１７はｐ
チヤンネル型である。これ等のトランジスタは夫々＋５
Ｖ及び−５Ｖに接続されている。各トランジスタのドレ
イン及びソース電圧は約（Ｖ（８）−Ｖ（７））＝５．
５／２＝２．７５Ｖである。但しＴ１６及びＴ１７は接
続点１０、即ちＴ１６及びＴ１７間の接続点に０Ｖを生
ずる様に設計されている。この様な設計ではＴ１６及び
Ｔ１７はＩｄｓ−Ｖｄｓ特性の線形領域で動作し約４２
５Ｋオームの等価抵抗を与える。
コンデンサＣ３、Ｃ４及びＣ５並びにトランジスタＴ２
０、Ｔ２１及びＴ２２を含む第２のフイードバツク回路
が付加されて、コンデンサＣ１、Ｃ２及びトランジスタ
Ｔ２３を含む単一回路に与えられる位相のマージンの限
界が増大される。この単一回路だけを使用した場合に
は、利得１を得る様に接続した演算増幅器は発振する惧
れがある。Ｔ２０−Ｔ２１は利得１のソース追従段であ
り、高周波では信号が接続点６から接続点１０に直接流
れない。コンデンサＣ４はソース追従段の出力電圧によ
る差動段の出力（接続点６）の電圧シフトを防止する。
この様な補償回路でも位相のマージンは改善されるけれ
ども、高周波では位相のマージンは下ることになろう。
この様な状況はソース追従出力電圧による差動段の出力
（接続点６）の電圧のシフトを防止するコンデンサＣ４
を挿入する事によつて避けられる。
０、Ｔ２１及びＴ２２を含む第２のフイードバツク回路
が付加されて、コンデンサＣ１、Ｃ２及びトランジスタ
Ｔ２３を含む単一回路に与えられる位相のマージンの限
界が増大される。この単一回路だけを使用した場合に
は、利得１を得る様に接続した演算増幅器は発振する惧
れがある。Ｔ２０−Ｔ２１は利得１のソース追従段であ
り、高周波では信号が接続点６から接続点１０に直接流
れない。コンデンサＣ４はソース追従段の出力電圧によ
る差動段の出力（接続点６）の電圧シフトを防止する。
この様な補償回路でも位相のマージンは改善されるけれ
ども、高周波では位相のマージンは下ることになろう。
この様な状況はソース追従出力電圧による差動段の出力
（接続点６）の電圧のシフトを防止するコンデンサＣ４
を挿入する事によつて避けられる。
Ｇ．発明の効果 以上のように、本発明によれば、回路の２つの接続点間
に反対にバイアスされる直列の相補トランジスタを挿入
する事によつて接続点間に一定の電位差を与える定バイ
アス回路が与えられる。
に反対にバイアスされる直列の相補トランジスタを挿入
する事によつて接続点間に一定の電位差を与える定バイ
アス回路が与えられる。
第１Ａ図は本発明の回路の一実施例を示した概略図であ
る。第１Ｂ図は本発明の回路の駆動段のトランジスタの
ドレイン−ソース電流対電圧の特性を示した図である。
第２図は本発明の回路を組込んだ演算増幅器の概略図で
ある。 Ｔ１′、Ｔ２′、Ｔ３′、Ｔ４′、Ｔ５′、Ｔ６′……
電界効果トランジスタ、Ｉ１、Ｉ２……電流シンク。
る。第１Ｂ図は本発明の回路の駆動段のトランジスタの
ドレイン−ソース電流対電圧の特性を示した図である。
第２図は本発明の回路を組込んだ演算増幅器の概略図で
ある。 Ｔ１′、Ｔ２′、Ｔ３′、Ｔ４′、Ｔ５′、Ｔ６′……
電界効果トランジスタ、Ｉ１、Ｉ２……電流シンク。
Claims (1)
- 【請求項１】１対の正及び負の電位源間に並列配置さ
れ、同一入力信号を各ゲートに受信し各出力端に浮遊出
力電位を発生するよう接続された１対のＦＥＴを含む駆
動段と、 上記電位源間に直列配置され、各浮遊出力電位を各ゲー
トに受信し、直列相互接続点及び基準電位間に出力を発
生する１対の相補形ＦＥＴを含むプツシユ・プル形出力
段と、 上記出力段ＦＥＴのゲート間に接続され、それらのゲー
ト間に実質的に一定電位差を維持するための定バイアス
回路と、 から成る歪のない出力信号を発生する演増増幅器におい
て、 上記定バイアス回路は、直列接続された１対の相補形Ｆ
ＥＴを備え、各ＦＥＴは、ソース・ドレイン間の電流電
圧特性曲線の線形部分で動作するように各ゲートが上記
各電位源に接続されており、 上記駆動段ＦＥＴの各出力端における浮遊出力電位の各
変動に起因する上記定バイアス回路ＦＥＴの各々のソー
ス・ドレイン間抵抗の増加及び減少が相互に補償されて
実質的に一定電位差のバイアスを出力段ＦＥＴのゲート
間に維持する事を特徴とする演算増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP84430047.5 | 1984-12-28 | ||
| EP84430047A EP0189489B1 (en) | 1984-12-28 | 1984-12-28 | Constant biasing circuit and operational amplifier using said circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61157106A JPS61157106A (ja) | 1986-07-16 |
| JPH0618293B2 true JPH0618293B2 (ja) | 1994-03-09 |
Family
ID=8192958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60283209A Expired - Lifetime JPH0618293B2 (ja) | 1984-12-28 | 1985-12-18 | 演算増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4656435A (ja) |
| EP (1) | EP0189489B1 (ja) |
| JP (1) | JPH0618293B2 (ja) |
| DE (1) | DE3480044D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002529950A (ja) * | 1998-11-02 | 2002-09-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 差分出力の同相モードフィードバックを持つデバイス |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2594585B2 (ja) * | 1987-11-25 | 1997-03-26 | 富士通株式会社 | 演算増幅回路 |
| US5229721A (en) * | 1992-04-06 | 1993-07-20 | Plantronics, Inc. | Micropower amplifier/transducer driver with signal expansion |
| US6388523B1 (en) * | 2000-10-16 | 2002-05-14 | Conexant Systems, Inc. | Dual-drive coupling for output amplifier stage |
| US6657495B2 (en) * | 2002-04-01 | 2003-12-02 | Texas Instruments Incorporated | Operational amplifier output stage and method |
| KR101034776B1 (ko) * | 2004-01-19 | 2011-05-17 | 삼성전자주식회사 | 증폭기와, 이를 갖는 데이터 드라이버 및 표시 장치 |
| US20140354258A1 (en) * | 2013-05-30 | 2014-12-04 | Silicon Laboratories Inc. | Supply voltage circuit |
| TWI721932B (zh) * | 2020-10-08 | 2021-03-11 | 立錡科技股份有限公司 | 多級放大電路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3611170A (en) * | 1969-10-27 | 1971-10-05 | Rca Corp | Bias networks for class b operation of an amplifier |
| JPS5838965B2 (ja) * | 1974-10-31 | 1983-08-26 | ソニー株式会社 | ゾウフクカイロ |
| JPS50131444A (ja) * | 1974-04-03 | 1975-10-17 | ||
| US3887881A (en) * | 1974-01-24 | 1975-06-03 | American Micro Syst | Low voltage CMOS amplifier |
| JPS5853521B2 (ja) * | 1974-11-15 | 1983-11-30 | ソニー株式会社 | デンリヨクゾウフクカイロ |
| JPS5753113A (en) * | 1980-09-17 | 1982-03-30 | Pioneer Electronic Corp | Push-pull amplifier |
| JPS5754965A (en) * | 1980-09-18 | 1982-04-01 | Canon Inc | Fixing device |
-
1984
- 1984-12-28 EP EP84430047A patent/EP0189489B1/en not_active Expired
- 1984-12-28 DE DE8484430047T patent/DE3480044D1/de not_active Expired
-
1985
- 1985-12-18 JP JP60283209A patent/JPH0618293B2/ja not_active Expired - Lifetime
- 1985-12-23 US US06/812,416 patent/US4656435A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002529950A (ja) * | 1998-11-02 | 2002-09-10 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 差分出力の同相モードフィードバックを持つデバイス |
| JP4665112B2 (ja) * | 1998-11-02 | 2011-04-06 | エスティー‐エリクソン、ソシエテ、アノニム | 差分出力の同相モードフィードバックを持つデバイス |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0189489A1 (en) | 1986-08-06 |
| DE3480044D1 (en) | 1989-11-09 |
| JPS61157106A (ja) | 1986-07-16 |
| US4656435A (en) | 1987-04-07 |
| EP0189489B1 (en) | 1989-10-04 |
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