JPH0785490B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JPH0785490B2 JPH0785490B2 JP61012376A JP1237686A JPH0785490B2 JP H0785490 B2 JPH0785490 B2 JP H0785490B2 JP 61012376 A JP61012376 A JP 61012376A JP 1237686 A JP1237686 A JP 1237686A JP H0785490 B2 JPH0785490 B2 JP H0785490B2
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- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims 1
- 238000000034 method Methods 0.000 description 7
- 238000005452 bending Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
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- H01L27/118—Masterslice integrated circuits
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-
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路装置に関し、特にセル化された機能セ
ル相互の電源配線に関する。
ル相互の電源配線に関する。
従来の集積回路装置の設計方法の一つに、ポリセル方式
とよばれる、高さ一定で幅が論理機能によって異なるセ
ル幅方向に複数個並べ、このような列を複数列設けてそ
れらを相互に接続してLSI論理を構成する方法がある。
この方式における電源配線の方設方法は、第2図に示す
ようにセルの高さが一定であることを利用して、セル1
内の一定の高さ位置に高電位側電源配線2(VDD)、低
電位側電源配線3(GND)の2本の電源配線を配置し、
それを一列に並べた時に全てのセルのVDD、GND配線が互
いにつながるようにする。この方式によればセル間の電
源配線の接続はセルを列状に配置するだけで完成し、特
別な電源配線の布設処理は不要であるので、自動設計に
も十分に適合させることができるものである。
とよばれる、高さ一定で幅が論理機能によって異なるセ
ル幅方向に複数個並べ、このような列を複数列設けてそ
れらを相互に接続してLSI論理を構成する方法がある。
この方式における電源配線の方設方法は、第2図に示す
ようにセルの高さが一定であることを利用して、セル1
内の一定の高さ位置に高電位側電源配線2(VDD)、低
電位側電源配線3(GND)の2本の電源配線を配置し、
それを一列に並べた時に全てのセルのVDD、GND配線が互
いにつながるようにする。この方式によればセル間の電
源配線の接続はセルを列状に配置するだけで完成し、特
別な電源配線の布設処理は不要であるので、自動設計に
も十分に適合させることができるものである。
〔発明が解決しようとする問題点〕 しかしながら上述したポリセル方式の集積回路装置で
は、かかる高さ一定のセルだけでなく、任意の高さのセ
ル、特にマクロセルと呼ばれる幅も高さも通常大きなセ
ルがそこに同時に含まれると、上述した電源配線の布設
ルールがポリセル部分とマクロセル部分との境界が成立
しなくなってしまう。この、マクロセル部分の電源配線
とポリセル部分の電源配線との接続は、それが人手によ
って行われる場合には種々のケースバイケースの対応が
可能であり、通常さしたる問題は生じないが、自動設計
で接続処理を完成させることは不可能であるという欠点
があった。
は、かかる高さ一定のセルだけでなく、任意の高さのセ
ル、特にマクロセルと呼ばれる幅も高さも通常大きなセ
ルがそこに同時に含まれると、上述した電源配線の布設
ルールがポリセル部分とマクロセル部分との境界が成立
しなくなってしまう。この、マクロセル部分の電源配線
とポリセル部分の電源配線との接続は、それが人手によ
って行われる場合には種々のケースバイケースの対応が
可能であり、通常さしたる問題は生じないが、自動設計
で接続処理を完成させることは不可能であるという欠点
があった。
本発明では、上記のようなポリセル部分としての第1の
セル形成領域とマクロセル部分としての第2のセル形成
領域とが混在するものに対し、第2のセル形成領域の周
囲に沿って第1の電源配線を設け、この第1の電源配線
にポリセル部分の電源配線とマクロセル部分の電源配線
とがそれぞれ延長されて接続されていることを特徴とす
る。
セル形成領域とマクロセル部分としての第2のセル形成
領域とが混在するものに対し、第2のセル形成領域の周
囲に沿って第1の電源配線を設け、この第1の電源配線
にポリセル部分の電源配線とマクロセル部分の電源配線
とがそれぞれ延長されて接続されていることを特徴とす
る。
以下、本発明を実施例にて説明する。
第1図は、本発明の一実施例であり、上述したポリセル
方式の機能セル列の一部にマクロセルをはめ込んだチッ
プレイアウトの一部を、電源配線のみを抽出し、かつそ
れぞれの電源配線を点線及び実線で示したものである。
ここに於て斜線を付した部分にマクロセルが存在し、そ
れ以外の領域には第2図に示すポリセルが配列されてい
る。特に第1図に示す実施例に於ては、マクロセルの外
周をとり囲む2本の電源配線を除いて斜線領域内にある
電源配線はマクロセルに固定された電源配線である。
方式の機能セル列の一部にマクロセルをはめ込んだチッ
プレイアウトの一部を、電源配線のみを抽出し、かつそ
れぞれの電源配線を点線及び実線で示したものである。
ここに於て斜線を付した部分にマクロセルが存在し、そ
れ以外の領域には第2図に示すポリセルが配列されてい
る。特に第1図に示す実施例に於ては、マクロセルの外
周をとり囲む2本の電源配線を除いて斜線領域内にある
電源配線はマクロセルに固定された電源配線である。
第1図から明らかなように、ポリセル部10の電源配線と
マクロセル部9の電源配線とは、その境界部に布設され
た電源配線の方に延長させることで必ず境界部電源配線
と遭偶するので、その位置で相互接続を果たすことがで
きる。特にポリセル部のセル列間距離が異なっていても
本接続ルールは妨げられることがない。そしてかかる接
続ルールは、十分に自動設計処理化することが可能であ
る。
マクロセル部9の電源配線とは、その境界部に布設され
た電源配線の方に延長させることで必ず境界部電源配線
と遭偶するので、その位置で相互接続を果たすことがで
きる。特にポリセル部のセル列間距離が異なっていても
本接続ルールは妨げられることがない。そしてかかる接
続ルールは、十分に自動設計処理化することが可能であ
る。
以上では、マクロセルの外周をとり囲む2本の電源配線
を布設する場合を述べたが、この2本の電源配線はマク
ロセルに固定の電源配線であってもよい。この場合、こ
の2本の電源配線を布設する作業が省けるのでなお自動
化に好都合となる。
を布設する場合を述べたが、この2本の電源配線はマク
ロセルに固定の電源配線であってもよい。この場合、こ
の2本の電源配線を布設する作業が省けるのでなお自動
化に好都合となる。
一方、マクロセル内に固定の配線と、ポリセル部に固定
の配線とを延長するとき、異電位のものが相位にぶつか
ることがありうる。第3図はかかる場合の対応方法を2
通り示したもので、第3図(A)は丸で囲まれた内部で
マクロセル領域9内の第1層GND配線2を境界部電源配
線の第2層GND配線6に接続したいが、ポリセル領域10
から延在する第1層VDD配線3にぶつかるため、境界部
電源配線に第2層GND配線7を追加布設し、それと、マ
クロセル領域内の第1層GND配線2とを接続したもので
ある。尚、第2層GND配線7と6とは他の個所で接続し
ておく。第3図(A)に示す手段により、原理上、あら
ゆる場合について第1層配線を曲折しないで境界部に布
設された第2層配線に接続することが可能になり、設計
自動化をより完成し易くなる。これに対し第3図(B)
は丸で囲まれた部分で生ずる同様の事情を、ポリセル領
域側から延長する第1層VDD配線8を同図上の方向に持
ちあげてから第2層VDD配線5に接続することにより解
消している。第3図(B)の手段は、(A)に示した手
段よりも少ないスペースで異電位配線のぶつかりを解消
できる反面、配線の曲折という、自動処理にとってやや
高度の内容を含む点で(A)よりも自動化は難しい。
の配線とを延長するとき、異電位のものが相位にぶつか
ることがありうる。第3図はかかる場合の対応方法を2
通り示したもので、第3図(A)は丸で囲まれた内部で
マクロセル領域9内の第1層GND配線2を境界部電源配
線の第2層GND配線6に接続したいが、ポリセル領域10
から延在する第1層VDD配線3にぶつかるため、境界部
電源配線に第2層GND配線7を追加布設し、それと、マ
クロセル領域内の第1層GND配線2とを接続したもので
ある。尚、第2層GND配線7と6とは他の個所で接続し
ておく。第3図(A)に示す手段により、原理上、あら
ゆる場合について第1層配線を曲折しないで境界部に布
設された第2層配線に接続することが可能になり、設計
自動化をより完成し易くなる。これに対し第3図(B)
は丸で囲まれた部分で生ずる同様の事情を、ポリセル領
域側から延長する第1層VDD配線8を同図上の方向に持
ちあげてから第2層VDD配線5に接続することにより解
消している。第3図(B)の手段は、(A)に示した手
段よりも少ないスペースで異電位配線のぶつかりを解消
できる反面、配線の曲折という、自動処理にとってやや
高度の内容を含む点で(A)よりも自動化は難しい。
尚、第3図(A)に示す第2層配線7は、既に述べたマ
クロセル外周の2本の配線と同様、マクロセルに固定の
パタンとしてもよい。
クロセル外周の2本の配線と同様、マクロセルに固定の
パタンとしてもよい。
以上に述べたように本発明によれば、マクロセルとポリ
セルの2つの領域の電源配線を簡単なルールで相互に接
続することが可能になり、また簡単なルールの故に設計
自動化にも容易に適合させることができるという効果が
ある。
セルの2つの領域の電源配線を簡単なルールで相互に接
続することが可能になり、また簡単なルールの故に設計
自動化にも容易に適合させることができるという効果が
ある。
第1図及び第3図は本発明をマクロセルとポリセルの境
界部分に適用した実施例を示す図、第2図は従来のポリ
セル上の電源配線布設方法を示す図である。
界部分に適用した実施例を示す図、第2図は従来のポリ
セル上の電源配線布設方法を示す図である。
Claims (1)
- 【請求項1】第1の機能セルが行列方向に配置された第
1のセル形成領域と、前記第1の機能セルとは大きさが
異なる第2の機能セルが配置された第2のセル形成領域
とを混在して有する集積回路装置において、前記第2の
セル形成領域の周囲に沿って第1の電源配線が形成さ
れ、この第1の電源配線に前記第1の機能セルを横切る
第2の電源配線と前記第2の機能セルを横切る第3の電
源配線とがそれぞれ延長されて接続され、これによって
前記第2および第3の電源配線が電気的に導通状態とさ
れていることを特徴とする集積回路装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61012376A JPH0785490B2 (ja) | 1986-01-22 | 1986-01-22 | 集積回路装置 |
DE3751607T DE3751607T2 (de) | 1986-01-22 | 1987-01-21 | Stromversorgungsleitungen in einer integrierten Halbleiterschaltung. |
US07/006,502 US4833520A (en) | 1986-01-22 | 1987-01-21 | Semiconductor integrated circuit having wirings for power supply suited for computer-aided-design |
EP87100819A EP0231821B1 (en) | 1986-01-22 | 1987-01-21 | A semiconductor integrated circuit having wirings for power supply |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61012376A JPH0785490B2 (ja) | 1986-01-22 | 1986-01-22 | 集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62169444A JPS62169444A (ja) | 1987-07-25 |
JPH0785490B2 true JPH0785490B2 (ja) | 1995-09-13 |
Family
ID=11803549
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61012376A Expired - Lifetime JPH0785490B2 (ja) | 1986-01-22 | 1986-01-22 | 集積回路装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4833520A (ja) |
EP (1) | EP0231821B1 (ja) |
JP (1) | JPH0785490B2 (ja) |
DE (1) | DE3751607T2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738414B2 (ja) * | 1987-01-09 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
US4786613A (en) * | 1987-02-24 | 1988-11-22 | International Business Machines Corporation | Method of combining gate array and standard cell circuits on a common semiconductor chip |
JP2712079B2 (ja) * | 1988-02-15 | 1998-02-10 | 株式会社東芝 | 半導体装置 |
JPH0744223B2 (ja) * | 1988-08-17 | 1995-05-15 | 株式会社東芝 | 電源配線構造の設計方法 |
JP2668981B2 (ja) * | 1988-09-19 | 1997-10-27 | 富士通株式会社 | 半導体集積回路 |
US5168342A (en) * | 1989-01-30 | 1992-12-01 | Hitachi, Ltd. | Semiconductor integrated circuit device and manufacturing method of the same |
EP0387812A3 (en) * | 1989-03-14 | 1992-08-05 | Fujitsu Limited | Bipolar integrated circuit having a unit block structure |
JP2917434B2 (ja) * | 1989-09-08 | 1999-07-12 | セイコーエプソン株式会社 | マスタースライス集積回路装置 |
US5206529A (en) * | 1989-09-25 | 1993-04-27 | Nec Corporation | Semiconductor integrated circuit device |
AU4059099A (en) | 1998-06-30 | 2000-01-17 | Yoshimitsu Suda | Indication device |
WO2019121716A1 (en) | 2017-12-18 | 2019-06-27 | Borealis Ag | Cable made from crosslinkable composition without antioxidant and with beneficial methane formation |
US11286315B2 (en) | 2017-12-18 | 2022-03-29 | Borealis Ag | Polyethylene with a high vinyl content and with a low MFR |
WO2019121730A1 (en) | 2017-12-18 | 2019-06-27 | Borealis Ag | A polyethylene with a low mfr and with a high vinyl content |
CN111727215B (zh) | 2017-12-18 | 2022-08-09 | 博里利斯股份公司 | 含有抗氧化剂且形成甲烷的交联组合物及其制品 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3999214A (en) * | 1974-06-26 | 1976-12-21 | Ibm Corporation | Wireable planar integrated circuit chip structure |
US4006492A (en) * | 1975-06-23 | 1977-02-01 | International Business Machines Corporation | High density semiconductor chip organization |
US4161662A (en) * | 1976-01-22 | 1979-07-17 | Motorola, Inc. | Standardized digital logic chip |
JPS5915183B2 (ja) * | 1976-08-16 | 1984-04-07 | 株式会社日立製作所 | マトリツクス配線基板 |
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US4568961A (en) * | 1983-03-11 | 1986-02-04 | Rca Corporation | Variable geometry automated universal array |
JPS59207641A (ja) * | 1983-05-11 | 1984-11-24 | Hitachi Ltd | 集積回路 |
JPS60101951A (ja) * | 1983-11-08 | 1985-06-06 | Sanyo Electric Co Ltd | ゲ−トアレイ |
JPS6114734A (ja) * | 1984-06-29 | 1986-01-22 | Fujitsu Ltd | 半導体集積回路装置及びその製造方法 |
JPS6115346A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | 半導体論理集積回路装置 |
EP0170052B1 (en) * | 1984-07-02 | 1992-04-01 | Fujitsu Limited | Master slice type semiconductor circuit device |
-
1986
- 1986-01-22 JP JP61012376A patent/JPH0785490B2/ja not_active Expired - Lifetime
-
1987
- 1987-01-21 EP EP87100819A patent/EP0231821B1/en not_active Expired - Lifetime
- 1987-01-21 DE DE3751607T patent/DE3751607T2/de not_active Expired - Lifetime
- 1987-01-21 US US07/006,502 patent/US4833520A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
EP0231821B1 (en) | 1995-11-22 |
EP0231821A2 (en) | 1987-08-12 |
DE3751607T2 (de) | 1996-07-11 |
US4833520A (en) | 1989-05-23 |
JPS62169444A (ja) | 1987-07-25 |
DE3751607D1 (de) | 1996-01-04 |
EP0231821A3 (en) | 1990-04-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |