JPH0815258B2 - プログラム可能なｃｍｏｓロジツクアレイ - Google Patents
プログラム可能なｃｍｏｓロジツクアレイInfo
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- JPH0815258B2 JPH0815258B2 JP61106470A JP10647086A JPH0815258B2 JP H0815258 B2 JPH0815258 B2 JP H0815258B2 JP 61106470 A JP61106470 A JP 61106470A JP 10647086 A JP10647086 A JP 10647086A JP H0815258 B2 JPH0815258 B2 JP H0815258B2
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- nmos
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はプログラム可能なCMOSロジツクアレイに係
り、特にCMOSゲートアレイに好適なプログラム可能なCM
OSロジツクアレイに関する。
り、特にCMOSゲートアレイに好適なプログラム可能なCM
OSロジツクアレイに関する。
従来、CMOSスタテツクロジツクアレイ（以後PLAと記
す）については、アイ・イー・イー・イー，ジヤーナル
オブ ソリツド ステート サーキツツ，エス シー
11,ナンバー３ （1976年）第365頁から第369頁（IEEE,
Journal of Solid-State Circuits,SC-11（1976）pp365
-369）において論じられている。そこでは、小型化のた
めAND,ORマトリツクスとも、負荷MOSをPMOSで、入力信
号線に対応するドライバMOSをNMOSで構成している。ま
た、通常のPLAと同様にANDマトリツクスとORマトリツク
スを別ブロツクとしてレイアウト配置している。ところ
が、この従来のレイアウト法においてはポリシリコン
（Poly-Si）層下のゲート酸化膜厚を変えて論理仕様プ
ログラムするため、論理仕様を変更し、設計変更すると
なると下地プロセス工程から変更になるため、設計変更
が容易でなく設計変更の容易性に対する配慮がなされて
いなかった。
す）については、アイ・イー・イー・イー，ジヤーナル
オブ ソリツド ステート サーキツツ，エス シー
11,ナンバー３ （1976年）第365頁から第369頁（IEEE,
Journal of Solid-State Circuits,SC-11（1976）pp365
-369）において論じられている。そこでは、小型化のた
めAND,ORマトリツクスとも、負荷MOSをPMOSで、入力信
号線に対応するドライバMOSをNMOSで構成している。ま
た、通常のPLAと同様にANDマトリツクスとORマトリツク
スを別ブロツクとしてレイアウト配置している。ところ
が、この従来のレイアウト法においてはポリシリコン
（Poly-Si）層下のゲート酸化膜厚を変えて論理仕様プ
ログラムするため、論理仕様を変更し、設計変更すると
なると下地プロセス工程から変更になるため、設計変更
が容易でなく設計変更の容易性に対する配慮がなされて
いなかった。
このように、従来は、設計開発時間の短縮、変更の容
易化、ゲート利用率に対する配慮が不足であつた。この
３つの要素の内３番目のゲート利用率の点は、ゲートア
レイの場合、複数個のPMOS,NMOSのペアを基本セルとし
て、該基本セルを規則正しくチツプ上に下地として配置
してあるので、特に重要である。
易化、ゲート利用率に対する配慮が不足であつた。この
３つの要素の内３番目のゲート利用率の点は、ゲートア
レイの場合、複数個のPMOS,NMOSのペアを基本セルとし
て、該基本セルを規則正しくチツプ上に下地として配置
してあるので、特に重要である。
一方、以上の問題点を克服するため、特公昭60-57732
号，特公昭60-57733号が公にされている。これらの例で
は、通常のCMOS NANDゲートに改良を加えている。すな
わち、これらは従来の多入力NANDゲートにおいて、各PM
OSをそれぞれ正入力信号，反転入力信号が結線可能な２
個のPMOSペアで、各NMOSをそれぞれ正入力信号，反転入
力信号が結線可能な２個のNMOSペアで置換え、アレイ状
に形成したものである。
号，特公昭60-57733号が公にされている。これらの例で
は、通常のCMOS NANDゲートに改良を加えている。すな
わち、これらは従来の多入力NANDゲートにおいて、各PM
OSをそれぞれ正入力信号，反転入力信号が結線可能な２
個のPMOSペアで、各NMOSをそれぞれ正入力信号，反転入
力信号が結線可能な２個のNMOSペアで置換え、アレイ状
に形成したものである。
この場合、スタテツクで消費電力が低い特徴を持つ
が、MOSトランジスタ数が通常ゲートの倍必要になり、
論理規模が相当大きくないと通常のゲートで構成した場
合に比べて面積効率が大幅に低下する恐れがある。ま
た、入力信号線数が増加すると、接地電源と出力点間に
直列に接続されるNMOSの数がふえるので、出力の立下り
デレイが増大するとともに、入力の論理スレツシヨルド
電圧VLTが高くなり、次段の出力ドライバの設計が困難
になる傾向がある。したがつて、通常入力信号線数に制
約を設けている。
が、MOSトランジスタ数が通常ゲートの倍必要になり、
論理規模が相当大きくないと通常のゲートで構成した場
合に比べて面積効率が大幅に低下する恐れがある。ま
た、入力信号線数が増加すると、接地電源と出力点間に
直列に接続されるNMOSの数がふえるので、出力の立下り
デレイが増大するとともに、入力の論理スレツシヨルド
電圧VLTが高くなり、次段の出力ドライバの設計が困難
になる傾向がある。したがつて、通常入力信号線数に制
約を設けている。
ここで、ゲートアレイについて説明しておく。
ゲートアレイとは、LSIを製造する時に用いる10数枚
のマスクのうちで配線に相当するマスクのみを開発品種
に応じて作成して所望の電気回路動作を有するLSIを製
造するものである。
のマスクのうちで配線に相当するマスクのみを開発品種
に応じて作成して所望の電気回路動作を有するLSIを製
造するものである。
従来のゲートアレイLSIの構成を第２図に示す。LSIチ
ツプ１は、その外周にボンテイングパッドおよび入出力
回路領域５を持ち、内部にはトランジスタ等の素子から
成る基本セル２をＸ軸方向に配列した基本セル列３を配
線領域４をはさんで繰返し配置した構成を採つている。
所望の電気回路動作を得るために、隣接した基本セル２
を１個あるいは数個結線してNANDゲートやフリツプフロ
ツプなど形成する。そして複数個の基本セル２で形成し
た各種論理ゲート間を論理図に従つて結線することによ
つて１つのLSIを形成する。
ツプ１は、その外周にボンテイングパッドおよび入出力
回路領域５を持ち、内部にはトランジスタ等の素子から
成る基本セル２をＸ軸方向に配列した基本セル列３を配
線領域４をはさんで繰返し配置した構成を採つている。
所望の電気回路動作を得るために、隣接した基本セル２
を１個あるいは数個結線してNANDゲートやフリツプフロ
ツプなど形成する。そして複数個の基本セル２で形成し
た各種論理ゲート間を論理図に従つて結線することによ
つて１つのLSIを形成する。
第３図に一例として基本セル２の平面図を示す。基本
セル２は、Ｐ形MOSトランジスタのソースあるいはドレ
インとなるｐ＋形領域6,N形MOSトランジスタのソースあ
るいはドレインとなるＮ＋形領域7,N＋形領域７を形成
するためにＮ形基板内に形成されるp-WELL領域12,p及び
Ｎ形MOSトランジスタで共有する２本のポリSiゲート電
極8,両トランジスタに電源を供給するVcc電源線10,GND
電源線11,ソースあるいはドレインとなるｐ＋,N＋拡散
層6,7とAl配線（図示せず）とを接続するためのコンタ
クト孔９及びゲート電極８とAl配線とを接続するための
コンタクト孔９′から構成されている。
セル２は、Ｐ形MOSトランジスタのソースあるいはドレ
インとなるｐ＋形領域6,N形MOSトランジスタのソースあ
るいはドレインとなるＮ＋形領域7,N＋形領域７を形成
するためにＮ形基板内に形成されるp-WELL領域12,p及び
Ｎ形MOSトランジスタで共有する２本のポリSiゲート電
極8,両トランジスタに電源を供給するVcc電源線10,GND
電源線11,ソースあるいはドレインとなるｐ＋,N＋拡散
層6,7とAl配線（図示せず）とを接続するためのコンタ
クト孔９及びゲート電極８とAl配線とを接続するための
コンタクト孔９′から構成されている。
基本セルの他の例として４入力型の平面図を第４図に
示す。前出の図面と同等物及び同一物は、同一符号で示
す。第３図の構成と大部分同じであるので構成の説明は
省略する。違う所は、ソースあるいはドレイン領域が同
一拡散層で形成される４連のPMOS及びNMOSから成つてい
ることである。したがつて、これに配線工程を施工する
ことにより４入力ゲートが１個形成できる。なお、第４
図では、ポリSiゲート電極８は実線で、ゲート電極上コ
ンタクト孔が打てる位置９′を丸印で示した。13は基板
バイアス付与用コンタクト孔位置、14はp-WELLバイアス
付与用コンタクト孔位置を示し、格子点はセル内配線用
配線チヤンネルを示す（配線領域上DA格子線と一致す
る）。
示す。前出の図面と同等物及び同一物は、同一符号で示
す。第３図の構成と大部分同じであるので構成の説明は
省略する。違う所は、ソースあるいはドレイン領域が同
一拡散層で形成される４連のPMOS及びNMOSから成つてい
ることである。したがつて、これに配線工程を施工する
ことにより４入力ゲートが１個形成できる。なお、第４
図では、ポリSiゲート電極８は実線で、ゲート電極上コ
ンタクト孔が打てる位置９′を丸印で示した。13は基板
バイアス付与用コンタクト孔位置、14はp-WELLバイアス
付与用コンタクト孔位置を示し、格子点はセル内配線用
配線チヤンネルを示す（配線領域上DA格子線と一致す
る）。
第４図の平面図は、MOSシンボルを使つて第５図に示
すように表わすことができる。以後、図面の簡略化のた
め、配線パターンは本図の上に表わすことになる。
すように表わすことができる。以後、図面の簡略化のた
め、配線パターンは本図の上に表わすことになる。
第２図は従来の固定チヤンネル型ゲートアレイを示し
たものであるが、近年これとはアーキテクチヤが違う全
面敷き詰め型ゲートアレイが注目されている。これにつ
いては、アイ・イー・イー・イー・プロシーデング・オ
ブ カスタム インテグレーテツド サーキツト コン
フアレンス（1985年５月20〜23日）第15頁から第17頁
（Proceedings of IEEE 1985 Custom Integrated Circu
its Conterence）において論じられている。全面敷き詰
め型とは、チツプ内部領域全面に基本セルを配置し、チ
ヤンネル領域可変の特徴を最大限発揮して実装ゲート数
を増加させるものである。これを第６図のマスタチツプ
構成で説明する。チツプ50上の周辺領域51には、入出力
バツフアを含む外部セル52とボンデングパツド（図示せ
ず）が配置されている。内部領域54には基本セル53が全
面に敷き詰められている。したがつて、配線チヤンネル
は、基本セルの高さの単位で、あるいは前述の文献で述
べられているように基本セルに対称性を持たせることに
より、基本セルの半分の高さ単位で選択できるので、高
密度実装が可能になる。
たものであるが、近年これとはアーキテクチヤが違う全
面敷き詰め型ゲートアレイが注目されている。これにつ
いては、アイ・イー・イー・イー・プロシーデング・オ
ブ カスタム インテグレーテツド サーキツト コン
フアレンス（1985年５月20〜23日）第15頁から第17頁
（Proceedings of IEEE 1985 Custom Integrated Circu
its Conterence）において論じられている。全面敷き詰
め型とは、チツプ内部領域全面に基本セルを配置し、チ
ヤンネル領域可変の特徴を最大限発揮して実装ゲート数
を増加させるものである。これを第６図のマスタチツプ
構成で説明する。チツプ50上の周辺領域51には、入出力
バツフアを含む外部セル52とボンデングパツド（図示せ
ず）が配置されている。内部領域54には基本セル53が全
面に敷き詰められている。したがつて、配線チヤンネル
は、基本セルの高さの単位で、あるいは前述の文献で述
べられているように基本セルに対称性を持たせることに
より、基本セルの半分の高さ単位で選択できるので、高
密度実装が可能になる。
また、大型のマクロセルは、従来の固定チヤンネル方
式に比べて大幅に高密度実装できるので、効果は大き
い。第６図では、ROM,RAM,PLAのマクロセルの他、ALUと
アナログのスーパーマクロも示した。全面敷き詰め型で
は、マクロセルは配置が自由で、容量も可変なためゲー
トアレイに好適な汎用性を備えている。
式に比べて大幅に高密度実装できるので、効果は大き
い。第６図では、ROM,RAM,PLAのマクロセルの他、ALUと
アナログのスーパーマクロも示した。全面敷き詰め型で
は、マクロセルは配置が自由で、容量も可変なためゲー
トアレイに好適な汎用性を備えている。
本発明は、特にこの全面敷き詰め型ゲートアレイに好
適なプログラマブルCMOSロジツクアレイを提供するもの
である。
適なプログラマブルCMOSロジツクアレイを提供するもの
である。
上記従来技術は、設計変更に対する容易性，汎用性，
小型化について配慮されておらず、特にゲートアレイな
どCMOS構造のセル構造を採用する場合、不適当な問題が
あつた。
小型化について配慮されておらず、特にゲートアレイな
どCMOS構造のセル構造を採用する場合、不適当な問題が
あつた。
本発明の目的は、ゲートアレイなどCMOS構造のセルに
マツチして小型にでき、かつユーザ指定の容量に応じて
DA（Design Antomation）によりマクロセルへの展開を
容易にすることのできるプログラム可能なCMOSロジツク
アレイを提供することにある。
マツチして小型にでき、かつユーザ指定の容量に応じて
DA（Design Antomation）によりマクロセルへの展開を
容易にすることのできるプログラム可能なCMOSロジツク
アレイを提供することにある。
本発明は、横型PLA回路において、ANDマトリツクスを
各出力信号線と一方の電源線との間に並列接続されたｎ
個のPMOS（またはNMOS）、及び出力信号線と他方の電源
線との間に接続された負荷MOSで構成し、ORマトリツク
スを、各出力信号線と他方の電源線との間に並列接続さ
れた各ｎ個のNMOS（またはPMOS）、及び出力信号線と一
方の電源線との間に接続された負荷MOSで構成し、該PMO
S,NMOSのゲート電極に対応する入力信号線を切離して配
列しておき、配線層マスクで両者間を接続して論理プロ
グラムを行うようにしたものである。
各出力信号線と一方の電源線との間に並列接続されたｎ
個のPMOS（またはNMOS）、及び出力信号線と他方の電源
線との間に接続された負荷MOSで構成し、ORマトリツク
スを、各出力信号線と他方の電源線との間に並列接続さ
れた各ｎ個のNMOS（またはPMOS）、及び出力信号線と一
方の電源線との間に接続された負荷MOSで構成し、該PMO
S,NMOSのゲート電極に対応する入力信号線を切離して配
列しておき、配線層マスクで両者間を接続して論理プロ
グラムを行うようにしたものである。
本発明の原理を示す入力信号線数ｎ本、ターム線数１
本、出力信号線数ｍ本のPLA回路が第１図に示されてい
る。このPLA回路は、ANDマトリツクス100とORマトリツ
クス101とによつて構成されている。このANDマトリツク
ス100は、インバータDR0〜DRn-1，負荷NMOS NL0〜N
Ll-1，出力ドライバBF0〜BFl-1及びｎ×ｌ個のPMOSとに
よつて構成されている。一方、ORマトリツクス101は、
負荷PMOSPL0〜PLn-1，出力ドライバOB〜OBm-1，及びｌ
×ｍ個のNMOSとによつて構成されている。以上の構成か
ら明らかなように、本発明では、PMOS（NMOS）数は１入
力、１タームにつき１個、NMOS（PMOS）数は１ターム、
１出力につき１個でよいので、従来のCMOSスタテツク型
に比べMOS数を半減することができる。
本、出力信号線数ｍ本のPLA回路が第１図に示されてい
る。このPLA回路は、ANDマトリツクス100とORマトリツ
クス101とによつて構成されている。このANDマトリツク
ス100は、インバータDR0〜DRn-1，負荷NMOS NL0〜N
Ll-1，出力ドライバBF0〜BFl-1及びｎ×ｌ個のPMOSとに
よつて構成されている。一方、ORマトリツクス101は、
負荷PMOSPL0〜PLn-1，出力ドライバOB〜OBm-1，及びｌ
×ｍ個のNMOSとによつて構成されている。以上の構成か
ら明らかなように、本発明では、PMOS（NMOS）数は１入
力、１タームにつき１個、NMOS（PMOS）数は１ターム、
１出力につき１個でよいので、従来のCMOSスタテツク型
に比べMOS数を半減することができる。
なお、本構成では、PMOSまたはNMOSが多数、出力点と
電源線間に接続されるので、負荷MOSはレシオを考慮し
た設計をする必要がある。ゲートアレイでは、MOSサイ
ズが均一なので多数のMOSを直列接続することで、この
レシオ設計を行う。第１図では便宜上１個のMOSDEで示
した。また、負荷MOSの抵抗を制御することで、消費電
力と動作速度のトレードオフをはかることができる。
電源線間に接続されるので、負荷MOSはレシオを考慮し
た設計をする必要がある。ゲートアレイでは、MOSサイ
ズが均一なので多数のMOSを直列接続することで、この
レシオ設計を行う。第１図では便宜上１個のMOSDEで示
した。また、負荷MOSの抵抗を制御することで、消費電
力と動作速度のトレードオフをはかることができる。
次に本発明の動作を説明する。まず、ANDアレイで
は、各入力信号線I0〜In-1に対応して同一出力信号線
Tj′に、Vcc電源ソース電極がつながれたｎ個のPMOSが
接続される。各PMOSのゲート電極８は、入力信号線と切
離されており、９′で示す位置にコンタクト孔を打つこ
と（第１図においては×印で示されている）により所望
のIiまたは▲▼と接続される。Ti′は入力信号I0〜
In-1（０〜In-1）に対しNAND論理出力、TiはAND論理
出力である。第１図の場合、下記の論理式にプログラム
されている。
は、各入力信号線I0〜In-1に対応して同一出力信号線
Tj′に、Vcc電源ソース電極がつながれたｎ個のPMOSが
接続される。各PMOSのゲート電極８は、入力信号線と切
離されており、９′で示す位置にコンタクト孔を打つこ
と（第１図においては×印で示されている）により所望
のIiまたは▲▼と接続される。Ti′は入力信号I0〜
In-1（０〜In-1）に対しNAND論理出力、TiはAND論理
出力である。第１図の場合、下記の論理式にプログラム
されている。
次に、ORアレイ101では、各ターム線T0〜Tl-1に対応
して同一出力信号線Oi′に、GND電源にソース電極がつ
ながれたｌ個のNMOSが接続される。この場合も前記と同
様に、各NMOSのゲート電極は９′で示す位置にコンタク
ト孔を打つことによつて所望のターム線Tiに接続する。
Oi′は入力信号（ターム信号）T0〜Tl-1に対してNORゲ
ートの機能を有する。出力ドライバOBi〜OBn-1の出力信
号線で見れば、全体はORアレイになる。
して同一出力信号線Oi′に、GND電源にソース電極がつ
ながれたｌ個のNMOSが接続される。この場合も前記と同
様に、各NMOSのゲート電極は９′で示す位置にコンタク
ト孔を打つことによつて所望のターム線Tiに接続する。
Oi′は入力信号（ターム信号）T0〜Tl-1に対してNORゲ
ートの機能を有する。出力ドライバOBi〜OBn-1の出力信
号線で見れば、全体はORアレイになる。
以上説明したように、本発明によればゲート電極I
i（ｉ）につなぐことにより、すなわち配線パターン
のみで変更することができる。また、本発明によれば入
力信号数と出力信号数に開きがなければ、使用するPMOS
とNMOSはほぼ同じ数でよく、ゲートアレイのように基本
セルで構成する場合、実装率を向上することができる。
i（ｉ）につなぐことにより、すなわち配線パターン
のみで変更することができる。また、本発明によれば入
力信号数と出力信号数に開きがなければ、使用するPMOS
とNMOSはほぼ同じ数でよく、ゲートアレイのように基本
セルで構成する場合、実装率を向上することができる。
さらに、本発明によればANDマトリツクスとORマトリ
ツクスが一体となつた単位PLAセルが可能になり、実装
密度が向上するとともに、DAによるマクロセル展開を容
易にする効果がある。
ツクスが一体となつた単位PLAセルが可能になり、実装
密度が向上するとともに、DAによるマクロセル展開を容
易にする効果がある。
以下、本発明の実施例について説明する。
第７図には、本発明の一実施例が示されている。
本実施例は、第4,5図に示した基本セルをチツプ内部
領域全面に敷詰めた、全面ゲート敷詰め型ゲートアレイ
において、本発明に係るPLAマクロセルを構成したもの
である。第７図において、一点鎖線で示す53は４連のPM
OS,NMCSペアから成る基本セルで、Ｘ軸,Y軸方向に並設
されている。この下地の上に、配線パターンから成る論
理セルやマクロセルを配置して所望の電気回動作を得
る。ブロツク53内の配線パターンすなわち、論理セル
は、AND/OR一体化単位セル（２入力,2ターム,2出力）,2
03は出力ドライバOB0〜OBm-1を構成するブロツク、201
は出力ドライバBF0〜BFl-1を構成するブロツク、202は
各２個の直列接続NMOSから成る負荷NMOS,NL0〜NLl-1を
構成するブロツク、204はＸ軸方向にl/2個,Y軸方向にn/
2個あるいはm/2個の該一体化単位セルを並設して成るPL
Aマトリツクス・ブロツクである。また、第７図図示配
線パターンにおける実線は第１層目アルミ（Ａ１）、
破線は第２層目アルミ（Al2）、×印は拡散層またはポ
リSiとＡ１を接続するためのコンタクト孔、○印はＡ
１とAl2を接続するため層間絶縁膜に開けるコンタク
ト孔である。拡散層あるいはポリSiとAl2とを接続する
ためには、まず、コンタクト孔×と○を該当箇所に打つ
て両者をＡ１でつなげばよい。
領域全面に敷詰めた、全面ゲート敷詰め型ゲートアレイ
において、本発明に係るPLAマクロセルを構成したもの
である。第７図において、一点鎖線で示す53は４連のPM
OS,NMCSペアから成る基本セルで、Ｘ軸,Y軸方向に並設
されている。この下地の上に、配線パターンから成る論
理セルやマクロセルを配置して所望の電気回動作を得
る。ブロツク53内の配線パターンすなわち、論理セル
は、AND/OR一体化単位セル（２入力,2ターム,2出力）,2
03は出力ドライバOB0〜OBm-1を構成するブロツク、201
は出力ドライバBF0〜BFl-1を構成するブロツク、202は
各２個の直列接続NMOSから成る負荷NMOS,NL0〜NLl-1を
構成するブロツク、204はＸ軸方向にl/2個,Y軸方向にn/
2個あるいはm/2個の該一体化単位セルを並設して成るPL
Aマトリツクス・ブロツクである。また、第７図図示配
線パターンにおける実線は第１層目アルミ（Ａ１）、
破線は第２層目アルミ（Al2）、×印は拡散層またはポ
リSiとＡ１を接続するためのコンタクト孔、○印はＡ
１とAl2を接続するため層間絶縁膜に開けるコンタク
ト孔である。拡散層あるいはポリSiとAl2とを接続する
ためには、まず、コンタクト孔×と○を該当箇所に打つ
て両者をＡ１でつなげばよい。
基本セル53内の４連のPMOSのうち、各２個がVcc電源
と出力信号線T0′，T1′との間に、ソース，ドレインが
接続される。すなわち、左側の２連のPMOSのドレインは
T0′側に、右側の２連のPMOSのドレインはT1′側につな
がれている。T0′信号線，T1′信号線はAl2でＹ軸方向
に配線され、その延長上に配置された出力ドライバのブ
ロツク201のゲート電極につながれる。該出力ドライバ
は、２個のPMOSの並列接続構成と２個のNMOSの並列接続
構成から成り、パワードライバを形成する。したがつ
て、１基本セルで２個のパワードライバが形成でき、
T0′，T1，T2′，T3′のピツチとパワードライバの配列
ピーチを合わせることができる。同時に、T0′，T1′は
負荷NMOSブロツク202に入力され、ゲート電極がVcc電源
に固定された直列接続の２個のNMOSでプルダウンされ
る。この場合も、T0′，T1′のピツチと負荷NMOSセルの
配列ピツチが合うようにできる。
と出力信号線T0′，T1′との間に、ソース，ドレインが
接続される。すなわち、左側の２連のPMOSのドレインは
T0′側に、右側の２連のPMOSのドレインはT1′側につな
がれている。T0′信号線，T1′信号線はAl2でＹ軸方向
に配線され、その延長上に配置された出力ドライバのブ
ロツク201のゲート電極につながれる。該出力ドライバ
は、２個のPMOSの並列接続構成と２個のNMOSの並列接続
構成から成り、パワードライバを形成する。したがつ
て、１基本セルで２個のパワードライバが形成でき、
T0′，T1，T2′，T3′のピツチとパワードライバの配列
ピーチを合わせることができる。同時に、T0′，T1′は
負荷NMOSブロツク202に入力され、ゲート電極がVcc電源
に固定された直列接続の２個のNMOSでプルダウンされ
る。この場合も、T0′，T1′のピツチと負荷NMOSセルの
配列ピツチが合うようにできる。
一方、ORマトリツクスの出力信号線Oi′は、同一基本
セル内の４連のNMOSのうち、ソースがGND電位線につな
がれた各２個のNMOSの共通ドレインをコンタクト孔×を
通して共通に接続して、同一基本セル中のNMOS上をＸ軸
方向に配線される。すなわち、出力信号線O0′，O1′，
O2′，O3′…はNORゲート出力を構成する。ただし、出
力信号線Oi′に接続するプルアツプ用MOSセルは図示し
ていない。出力信号線O0,O1,O2,O3，…は出力ドライバ
ルセル203を介しているため、ターム入力T0,T1,T2,T3に
対してOR論理出力となるのである。
セル内の４連のNMOSのうち、ソースがGND電位線につな
がれた各２個のNMOSの共通ドレインをコンタクト孔×を
通して共通に接続して、同一基本セル中のNMOS上をＸ軸
方向に配線される。すなわち、出力信号線O0′，O1′，
O2′，O3′…はNORゲート出力を構成する。ただし、出
力信号線Oi′に接続するプルアツプ用MOSセルは図示し
ていない。出力信号線O0,O1,O2,O3，…は出力ドライバ
ルセル203を介しているため、ターム入力T0,T1,T2,T3に
対してOR論理出力となるのである。
論理プログラムは、次のようにして行う。まず、AND
マトリツクスについて説明する。ただし、同一出力信号
線Ti′に接続される２連のPM6Sのうち左側のPMOSが入力
信号線Ij，ｊ用、右側のPMOSが入力信号線Ij+1，
j+1用であるとする。論理プログラムは、PMOSのゲート
電極に所定の入力信号線を結線することにより行う。こ
の結線パターンは、×印コンタクト孔とＡ１配線層で
形成する。
マトリツクスについて説明する。ただし、同一出力信号
線Ti′に接続される２連のPM6Sのうち左側のPMOSが入力
信号線Ij，ｊ用、右側のPMOSが入力信号線Ij+1，
j+1用であるとする。論理プログラムは、PMOSのゲート
電極に所定の入力信号線を結線することにより行う。こ
の結線パターンは、×印コンタクト孔とＡ１配線層で
形成する。
以上、述べた結線パターンは第７図において太い実線
と前記コンタクト孔で示されている。なお、前記プログ
ラムで、論理をとらないMOSは、ゲート電極をVccかGND
電位に固定して置く必要があるが、これらの結線パター
ンは第７図では簡単化のため省略した。以上述べた種々
の結線パターンは、たとえば１基本セルに対して数種の
セル（モデイフアイセルと呼ぶ）として用意しておき、
論理プログラム仕様に応じて、マトリツクス上に配置す
ればよく、DAによるPLAマクロセルの自動展開、生成が
容易になる特徴がある。
と前記コンタクト孔で示されている。なお、前記プログ
ラムで、論理をとらないMOSは、ゲート電極をVccかGND
電位に固定して置く必要があるが、これらの結線パター
ンは第７図では簡単化のため省略した。以上述べた種々
の結線パターンは、たとえば１基本セルに対して数種の
セル（モデイフアイセルと呼ぶ）として用意しておき、
論理プログラム仕様に応じて、マトリツクス上に配置す
ればよく、DAによるPLAマクロセルの自動展開、生成が
容易になる特徴がある。
なお、動作については、第１図のと同じであるので説
明を割愛する。
明を割愛する。
第８図は、第７図の一実施例をブロツク図で示したも
のである。PLAマクロセルは、入力バツフアのブロツク2
10、AND/OR一体型単位セル53、出力ドライバのブロツク
201、ANDマトリツクス用負荷MOSブロツク202、出力ドラ
イバのブロツク203、及びORマトリツクス用負荷MOSブロ
ツク211から構成される。同図中の数値，記号は、基本
セルを単位としたＸ軸方向の個数とＹ軸方向の個数（段
数）を表わす。したがつて、入力信号数をｎ本、ターム
数をｌ、出力信号線数をｍ本とした場合、PLAマクロセ
ルのサイズは、（l/2＋３）×n/2、または（l/2＋３）
×m/2となる。該単位セル53のセル構造を第９図に示
す。これは、第７図における53の入出力信号の関係を表
わしたもので、単位セル内をＡ１で入力信号線Ii-1,I
i，ｉ、及び出力信号線Oi-1,OiがＸ軸方向に走つてお
り、Ｙ軸方向にAl2でターム線Tj-1,Tjが走つている。
のである。PLAマクロセルは、入力バツフアのブロツク2
10、AND/OR一体型単位セル53、出力ドライバのブロツク
201、ANDマトリツクス用負荷MOSブロツク202、出力ドラ
イバのブロツク203、及びORマトリツクス用負荷MOSブロ
ツク211から構成される。同図中の数値，記号は、基本
セルを単位としたＸ軸方向の個数とＹ軸方向の個数（段
数）を表わす。したがつて、入力信号数をｎ本、ターム
数をｌ、出力信号線数をｍ本とした場合、PLAマクロセ
ルのサイズは、（l/2＋３）×n/2、または（l/2＋３）
×m/2となる。該単位セル53のセル構造を第９図に示
す。これは、第７図における53の入出力信号の関係を表
わしたもので、単位セル内をＡ１で入力信号線Ii-1,I
i，ｉ、及び出力信号線Oi-1,OiがＸ軸方向に走つてお
り、Ｙ軸方向にAl2でターム線Tj-1,Tjが走つている。
このように、本実施例では、制御用配線がMOSトラン
ジスタ上を通るので、実装密度を高くすることができ
る。
ジスタ上を通るので、実装密度を高くすることができ
る。
第10図は他の実施例を示すもので、ANDマトリツクス
回路を示す。ただし、タームTiのAND論理部のみを示
す。本AND論理部は、PMOS P0,P1…Pn-1，出力ドライバB
Fi及び負荷NMOSを構成するNMOS NL00,NL01,NL02,NL03か
ら構成される。本実施例は、負荷MOSを改良したもの
で、他の構成、動作については、前出の実施例と同じで
あるので説明を割愛する。
回路を示す。ただし、タームTiのAND論理部のみを示
す。本AND論理部は、PMOS P0,P1…Pn-1，出力ドライバB
Fi及び負荷NMOSを構成するNMOS NL00,NL01,NL02,NL03か
ら構成される。本実施例は、負荷MOSを改良したもの
で、他の構成、動作については、前出の実施例と同じで
あるので説明を割愛する。
本実施例による負荷MOSは、ゲート電極が出力信号線T
i′に接続され、互いにソース，ドレインが直列接続さ
れ４連のNMOSから成る。出力信号線Ti′の“1"レベル電
圧VOHはPMOSと負荷NMOSのレシオにより２〜3V程度にな
る。したがつて、該NMOSのゲート電極の電圧レベルが２
〜3Vに押えられ、該NMOSの抵抗が大きくなり、消費直流
電流を低減することができる。
i′に接続され、互いにソース，ドレインが直列接続さ
れ４連のNMOSから成る。出力信号線Ti′の“1"レベル電
圧VOHはPMOSと負荷NMOSのレシオにより２〜3V程度にな
る。したがつて、該NMOSのゲート電極の電圧レベルが２
〜3Vに押えられ、該NMOSの抵抗が大きくなり、消費直流
電流を低減することができる。
本発明によれば、ANDマトリツクス,ORマトリツクスを
互いに相補的MOSで形成でき、該両マトリツクス一体と
なつたレイアウト構成が可能となるので、CMOS構造のセ
ルを使うPLAを小形に形成できるとともに、DA（Design
Automation）によるPLAマクロセルの展開生成が容易に
なる。特に、全面ゲート敷詰め型ゲートアレイでPLAマ
クロセルを形成するとき大きな効果がある。
互いに相補的MOSで形成でき、該両マトリツクス一体と
なつたレイアウト構成が可能となるので、CMOS構造のセ
ルを使うPLAを小形に形成できるとともに、DA（Design
Automation）によるPLAマクロセルの展開生成が容易に
なる。特に、全面ゲート敷詰め型ゲートアレイでPLAマ
クロセルを形成するとき大きな効果がある。
第１図は本発明の原理を示す回路図、第２図は従来例を
示すチツプ平面図、第３図，第４図は基本セル例を示す
平面図、第５図は基本セルのパターン図、第６図は全面
ゲート敷詰め型デートアレイのチツプ平面図、第７図は
本発明の一実施例を示す結線図、第８図は第７図を補足
するブロツク図、第９図は第８図を補足するブロツク
図、第10図は他の実施例を示す回路図である。 100……ANDマトリツクス、101……ORマトリツクス、20
1,203……出力ドライバブロツク、202……負荷MOSブロ
ツク。
示すチツプ平面図、第３図，第４図は基本セル例を示す
平面図、第５図は基本セルのパターン図、第６図は全面
ゲート敷詰め型デートアレイのチツプ平面図、第７図は
本発明の一実施例を示す結線図、第８図は第７図を補足
するブロツク図、第９図は第８図を補足するブロツク
図、第10図は他の実施例を示す回路図である。 100……ANDマトリツクス、101……ORマトリツクス、20
1,203……出力ドライバブロツク、202……負荷MOSブロ
ツク。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/112
Claims (4)
- 【請求項１】各ｎ本の正入力信号線及び反転入力信号線
と、１本以上の出力信号線と、電源線と前記各出力信号
線との間に並列接続されたｎ個のPMOS（またはNMOS）ト
ランジスタと、前記各出力信号線とグランドとの間に接
続された抵抗素子または負荷MOSトランジスタとを具備
し、前記正入力信号線及び反転入力信号線の対に対し、
各１個の前記PMOS（またはNMOS）トランジスタを設け、
前記PMOS（またはNMOS）トランジスタのゲート電極に対
応する前記正入力信号線及び反転入力信号線を開放状態
で配列しておき、必要に応じ配線層マスクで前記正入力
信号線又は反転入力信号線のいずれかと接続して論理プ
ログラムを行なうことを特徴とするプログラム可能なCM
OSロジックアレイ。 - 【請求項２】特許請求の範囲第１項記載のものにおい
て、ソースあるいはドレインを直列接続した少なくとも
２連のPMOSトランジスタと、ソースあるいはドレインを
直列接続した少なくとも２連のNMOSトランジスタを相対
配置してなる基本セルを規則的にチップ上に配置してな
るCMOSゲートアレイを用いてロジックアレイ・マクロセ
ルを構成すると共に、前記基本セル内にPMOSトランジス
タをANDアレイ,NMOSトランジスタをORアレイとして、あ
るいはPMOSトランジスタをORアレイ,NMOSトランジスタ
をANDアレイとして使用するように形成したことを特徴
とするプログラム可能なCMOSロジックアレイ。 - 【請求項３】ANDアレイ及びORアレイを、各ｎ本の正入
力信号線及び反転入力信号線と、１本以上の出力信号線
と、電源線と前記各出力信号線との間に並列接続された
ｎ個のPMOS（またはNMOS）トランジスタと、前記各出力
信号線とグランドとの間に接続された抵抗素子または負
荷MOSトランジスタとを具備し、前記正入力信号線及び
反転入力信号線の対に対し、各１個の前記PMOS（または
NMOS）トランジスタを設け、前記PMOS（またはNMOS）ト
ランジスタのゲート電極に対応する前記正入力信号線及
び反転入力信号線を開放状態で配列しておき、必要に応
じ配線層マスクで前記正入力信号線又は反転入力信号線
のいずれかと接続して構成すると共に、ANDアレイを
（入力信号線数ｎ）×（出力信号線数）個のPMOS（また
はNMOS）トランジスタと、出力信号線数個の前記抵抗素
子または負荷MOSトランジスタで、ORアレイを（入力信
号線数ｎ）×（出力信号線数）個のNMOS（またはPMOS）
トランジスタと、出力線数個の前記抵抗素子または負荷
MOSトランジスタで形成することを特徴とするプログラ
ム可能なCMOSロジックアレイ。 - 【請求項４】特許請求の範囲第３項記載のものにおい
て、ソースあるいはドレインを直列接続した、少なくと
も２連のPMOSトランジスタと、ソースあるいはドレイン
を直列接続した少なくとも２連のNMOSトランジスタを相
対配置して成る基本セルを規則的にチップ上に配置して
成るCMOSゲートアレイを用いてロジックアレイ・マクロ
セルを構成すると共に、前記基本セル内にPMOSトランジ
スタをANDアレイ,NMOSトランジスタをORアレイとして、
あるいはPMOSトランジスタをORアレイ,NMOSトランジス
タをANDアレイとして使用するように形成したことを特
徴とするプログラム可能なCMOSロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61106470A JPH0815258B2 (ja) | 1986-05-09 | 1986-05-09 | プログラム可能なｃｍｏｓロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61106470A JPH0815258B2 (ja) | 1986-05-09 | 1986-05-09 | プログラム可能なｃｍｏｓロジツクアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62263652A JPS62263652A (ja) | 1987-11-16 |
| JPH0815258B2 true JPH0815258B2 (ja) | 1996-02-14 |
Family
ID=14434419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61106470A Expired - Fee Related JPH0815258B2 (ja) | 1986-05-09 | 1986-05-09 | プログラム可能なｃｍｏｓロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815258B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63108746A (ja) * | 1986-10-27 | 1988-05-13 | Nec Corp | プログラマブルロジツクアレイ |
| JPH02164051A (ja) * | 1988-12-19 | 1990-06-25 | Hitachi Ltd | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6057732A (ja) * | 1983-09-08 | 1985-04-03 | Ricoh Co Ltd | ２線４線変換方式 |
-
1986
- 1986-05-09 JP JP61106470A patent/JPH0815258B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62263652A (ja) | 1987-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |